KR19990023215A - 서지 보호소자 - Google Patents

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KR19990023215A
KR19990023215A KR1019980028955A KR19980028955A KR19990023215A KR 19990023215 A KR19990023215 A KR 19990023215A KR 1019980028955 A KR1019980028955 A KR 1019980028955A KR 19980028955 A KR19980028955 A KR 19980028955A KR 19990023215 A KR19990023215 A KR 19990023215A
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semiconductor layer
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semiconductor
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히로시 오까모또
게이지 하따노
다께시 하세가와
요시오 무라까미
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후지무라 마사지카, 아키모토 유미
미쓰비시 마테리알 가부시키가이샤
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Abstract

본 발명에 따르면, SLIC용 IC 와 같은 전자회로가, 라인 (L1) 과 접지 (G) 사이의 부분과 라인 (L2) 과 접지 (G) 사이의 부분에 서지가 유입하는 경우에, 서지 보호기에 의해 보호된다. 이 서지 보호기는 복수개의 pnpn 또는 npnp 사이리스터로 구성되며 그 전면상에 제 1 전극과 제 2 전극 (11 및 12) 이 제공되며, 그 후면상에 제 3 전극 (13) 이 제공된다. 또한, 이 서지 보호기에는, 제 1 전극 (11) 과 제 3 전극 (13) 사이의 영역의 일부분이 npnp 사이리스터 구조를 갖도록 형성된다. 더욱이, 제 1 전극 (11) 과 제 3 전극 (13) 사이의 다른 부분은 pn 접합 사이리스터 구조를 갖도록 형성된다. 또한, 이와 유사하게, 제 2 전극 (12) 과 제 3 전극 (13) 사이의 영역의 일부분이 npnp 사이리스터 구조를 갖도록 형성된다. 더욱이, 제 1 전극 (11) 과 제 3 전극 (13) 사이의 다른 부분은 pn 접합 사이리스터 구조를 갖도록 형성된다. 또, 제 1 전극 (11) 과 제 2 전극 (12) 사이의 부분은 쌍방향 사이리스터 구조를 갖도록 형성된다.

Description

서지 보호소자
본 발명은 일반적으로 복수개의 pnpn 또는 npnp 사이리스터로 구성된 서지 (surge) 보호 (또는 보호성) 장치 (즉, 서지 보호기) 에 관한 것이다. 특히, 본 발명은 SLIC (Subscriber Line (or loop) Interface Circuit) 용 IC 와 같은 전자회로에 과전압 서지가 유입되는 것을 방지하기 위한 서지 보호기, 또는 통신회로에 접속되어, 그로부터의 과전압 서지를 방지함으로써, 전자회로를 보호하는 쌍방향 서지 보호기에 관한 것이다.
이러한 종류의 SLIC 는 중앙국 (central office), 자동식 구내 교환설비, 및 4선식 단일단말변환과 2선입력에서의 종방향 신호의 억압에 차동하여 2선식에 대한 신호분리를 제공하는 가입자 반송장치에 사용된다. 또한, SLIC 에는 전화기 세트를 구동하기 위한 d.c.라인 전류가 인가되며, 통상 마이너스 또는 음의 전압으로 바이어스된다. 이 SLIC 는 전화기 세트에 접속된, TIP 단자와 RING 단자를 갖는다.
TIP 및 RING 단자에 걸린 라인은 종종 번개에 의해 유발되는 번개서지 또는 인접 장비, 조명 시스템 및 전기장치 등으로부터의 과도현상에 의해 유발되는 고전압 서지를 겪는다.
지금까지는, SLIC 용 IC 를 포함하는 전자회로 (3) 를 보호하는 방법으로서, 도 27 에 나타낸 바와 같이, 2단자 서지 보호기 (1 및 2) 를 각각 TIP 단자에 접속된 라인 (L1) 과 접지 사이의 점에 접속하고, RING 단자에 접속된 라인 (L2) 와 접지 사이의 점에 접속하는 방법을 채용하여 왔다. 이들 2단자 서지 보호기 (1 및 2) 는 구성이 동일하다.
이하, 이의 구성을 도 26 을 참조하여 설명하기로 한다.
2단자 서지 보호기 (1 (또는 2)) 는 복수개의 npnp 사이리스터로 구성되며, 그 전면 또는 상부표면상에는 제 1 전극 (4) 가 제공되며, 그의 후면 또는 후미 표면상에는 제 2 전극 (5) 이 제공된다. 이 제 1 전극 (4) 과 제 2 전극 (5) 사이의 영역의 (도면에서 좌측에 나타낸) 일부는 npnp 사이리스터 구조를 갖도록 형성된다. 또한, 이 제 1 전극 (4) 과 제 2 전극 (5) 사이의 (도면에서 우측에 나타낸) 다른 부분은 pn 접합 구조를 갖도록 형성된다. 이 2단자 서지보호기 (1 (또는 2)) 는 도 4 에 나타낸 전압-전류 특성 (V-I) 을 갖는다.
또한, 이러한 종류의 전자회로를 쌍방향 서지 보호소자를 이용하여 과전압 서지로부터 보호하는 방법으로서는, 도 29 에 나타낸 바와 같이, 2단자 서지보호기 (1 및 2) 를 라인 (L1) 과 접지 (G) 사이의 점과, 라인 (L2) 과 접지 (G) 사이의 점에 각각 쌍방향 접속하는 방법이 있다. 이들 2단자 서지 보호기 (1 및 2) 는 동일한 구성이다.
이하, 도 28 을 참조하여 이 구성을 설명하기로 한다.
2단자 서지 보호기 (1 (또는 2)) 는 복수개의 사이리스터로 구성되며 그 전방표면 또는 상부표면상에는 제 1 전극 (4) 이 제공되며 후면 또는 후미표면상에는 제 2 전극 (5) 이 제공된다. 이 제 1 전극 (4) 과 제 2 전극 (5) 사이의 (도면에서 우측에 나타낸) 영역의 일부는 npnp 사이리스터 구조를 갖도록 형성된다. 또한, 이 제 1 전극과 제 2 전극 사이의 (도면에서 좌측에 나타낸) 다른 부분은 pnpn 사이리스터 구조를 갖도록 형성된다. 이 2단자 서지보호기 (1 (또는 2)) 는 도 14 에 나타낸 V-I 특성을 갖는다.
그러나, 이와 같은 2단자 서지 보호기 (1 및 2) 를 이용하는 회로의 경우, 서지가 라인 (L1) 과 접지 (G) 사이 및 라인 (L2) 과 접지 (G) 사이의 부분에 동시에 유입하는 경우에는, 종종 보호기 (1 및 2) 가 이들 2개의 보호기들의 특성 변화로 인해 동시에 동작 또는 작동하지 않는다. 따라서, 종종 다른 보호기들의 동작에 비해 이들 보호기들중의 하나의 동작이 지연되게 된다. 이 경우, 서지 전압 (S) (즉, 횡방향 서지) 이 라인 L1과 L2사이에 발생하여, 서지 전류가 종종 라인 (L1및 L2) 에 접속된 전자회로 (3) 에 유입하여 손상시키게 된다.
따라서, 도 28 의 보호기와 같은 쌍방향 2단자 서지 보호기 (1') 를 도 29 에 점선으로 지시된 라인 L1과 L2사이의 위치에 부가함으로써, 총 3개의 서지 보호기를 채용하였다.
한편, 이러한 문제점을 해결하기 위하여, 3개의 서지 보호기를 사용하는 대신에, 하나의 칩상에 제공된 3단자를 갖는 구조의 서지 보호기가 제안되고 있다 (예컨대, 일본 특허공개 제 91-136374호 및 91-136375호 공보 참조). 이러한 각 보호기에는, 대칭적인 전극구조를 갖는 2개의 단자가 공통기판의 전면에 제공되며, 하나의 단자가 그 후표면상에 제공되거나, 또는 그 상부에 대칭적인 2단자 구조를 가짐으로써, 합성 사이리스터 구성이 형성되게 된다. 도 30 에 나타낸 바와 같이, 이러한 구성의 서지 보호기 (2') 에는, 전면상에 제공된 2단자가 라인 (L1및 L2) 에 접속되며, 후면상에 제공된 하나의 단자가 접지 (G) 에 접속된다. 이 보호기의 경우에는, 서지 흡수특성에서의 극미한 변화가 있다. 더욱이, 이 보호기의 경우, 도 30 의 라인 (L1) 에 접속된 단자와 접지 (G) 사이의 부분이 동작하는 경우에는, 그 부분의 동작에 따라서, 라인 (L2) 에 접속된 단자와 접지 (G) 사이에 접속된 부분도 또한 동작한다.
또한, 상술한 전자회로 (3) 를 보호하는 또다른 방법으로는, 도 33 에 나타낸 바와 같이, 전자회로 (3) 의 선단 (pre-stage) 인 제 1 단 및 제 2 단에 각각 제 1 서지보호기 (1) 및 제 2 서지보호기 (2) 를 제공하는 방법이 개발되고 있다. 제 1 및 제 2 서지보호기 (1 및 2) 각각의 전면상에 제공된 2단자는 TIP단자에 접속된 라인 (L1) 및 RING 단자에 접속된 라인 (L2) 에 각각 접속된다. 또한, 제 1 및 제 2 서지 보호기 (1 및 2) 각각의 후표면상에 제공된 하나의 단자는 접지 (G) 에 접속된다. 이들 서지 보호기 (1 및 2) 각각은 서로 다른 구조를 갖는다. 양의 온도계수를 각각 갖는 PTC (positive temperature coefficient) 서미스터 (3a 및 3b) 가 서지 보호기 (1 및 2) 의 사이의 라인 L1과 L2중의 대응하는 하나의 부분에 삽입된다 (즉, 그러한 부분의 2부분들 사이의 개재됨).
이하, 도 31 을 참조하여, 서지 보호기 (1) 의 구조를 설명한다.
전극 (4 및 5) 이 2단자 서지 보호기 (1) 의 전면상에 제공된다. 또한, 전극 (6) 이 서지 보호기 (1) 의 후면상에 제공된다. 전극 4 와 6 사이의 영역의 일부 및 전극 5 와 6 사이의 영역의 일부분에는 사이리스터 구조를 갖도록 형성된다. 이와 반대로, 전극 4 와 6 사이의 나머지 부분 및 전극 5 와 6 사이의 나머지 부분은 npnp 접합구조를 갖도록 형성된다. 절연 산화막 (1b) 은 n형 기판 (1a) 의 전면과 후면 각각의 일부에, 전극이외의 부분에 제공된다. 이 3단자 서지 보호기 (1) 는 도 23a 및 도 23b 에 나타낸 V-I 특성을 가지며, 도 23a 에는 횡방향 V-I 특성이, 도 23b 에는 종방향 V-I 특성이 나타나 있다.
이하, 도 32 를 참조하여 서지 보호기 (2) 의 구조를 설명한다.
3단자 서지 보호기 (2) 의 전면상에는 전극 7 및 8 이 제공된다. 또한, 서지 보호기 (2) 의 후면상에는 전극 (9) 이 제공된다. 전극 7 과 9 사이의 영역의 일부분 및 전극 8 과 9 사이의 영역의 일부분은 pn 접합구조를 갖도록 형성된다. 이와 반대로, 전극 7과 9 사이의 나머지 부분 및 전극 8과 9 사이의 나머지 부분은 npnp 사이리스터 구조를 갖도록 형성된다. 또한, 보호기 (2) 의 다른 부분의 내전압보다 더 작은 내전압을 갖는 영역 (2c) 에는 전극 (7 및 8) 하부의 기판에 접합의 일부가 제공된다. 절연 산화막 (2b) 은 전극이외의, n형 기판 (2a) 의 전면 및 후면 각각의 일부에 제공된다. 이 3단자 서지 보호기 (2) 는 도 24a 및 도 24b 에 나타낸 V-I 특성을 가지며, 도 24a 에는 횡방향 V-I 특성이, 도 24b 에는 종방향 V-I 특성이 나타나 있다.
도 23a 와 도 24a, 및 도 23b 와 도 24b 의 비교로부터 명백히 알수 있는 바와 같이, 제 2 단에 제공된 서지 보호기 (2) 에 의해 전자회로 (3) 가 보호되어지는 전압 (Vbd2) 은 제 1 단에 제공된 서지 보호기 (1) 에 의해 전자회로 (3) 가 보호되어지는 전압 (Vbd1) 보다 더 낮도록 설정된다.
그러나, 도 27 에 나타낸 바와 같이, 2단자 서지 보호기 (1 및 2) 를 사용하는 회로의 경우에, 라인 (L1) 과 접지 (G) 의 사이의 부분 및 라인 (L2) 과 접지 (G) 사이의 부분 양자로 서지가 동시에 유입하는 경우에는, 종종, 보호기 (1 및 2) 가, 이들 2개의 보호기의 특성 변화에 기인하여, 동시에 동작하지 않는다. 따라서, 이들 보호기들중의 하나의 동작이 타 보호기의 동작에 비해 지연이 발생된다. 이러한 경우, 서지 전압 (S) 이 라인 L1과 L2사이에 발생하여, 종종 서지전류가 라인 (L1및 L2) 에 접속된 전자회로 (3) 에 유입하여 손상시키게 된다.
일본 특허공개 제 91-136374호 및 91-136375호 공보에 개시된 3단자 쌍방향 서지 보호기 (7) 를 이용하는 경우에서는, 2개의 라인 (L1및 L2) 이 동일한 품질을 갖는 경우에, 발생된 서지가 동시에 보호기에 도달한다. 따라서, 이러한 기술의 특성 형태로 인해, 즉, 보호기들간의 극미한 특성 변화로 인해, 2개의 사이리스터가 거의 동시에 동작하게 된다. 그러나, 라인 L1과 L2사이의 품질변화가 있는 경우, 즉 라인의 품질이 균일하지 않은 경우에는, 종종 동시에 발생된 서지가 3단자 서지 보호기 (7) 에 각각 도달하는 순간들 사이에 차이가 발생된다. 또한, 이 서지 보호기는 다음과 같은 문제점을 갖는 것으로 생각된다. 즉, 사이리스터들중의 하나가 동작하기 시작하는 순간과 이 사이리스터의 동작에 따라서 (또는 그 시작에 응답하여) 다른 사이리스터가 동작하기 시작하는 순간 사이에, 캐리어 확산에 필요한 확산시간 만큼 시간 지연이 실제로 발생된다. 이 시간지연 동안에 발생된 전기 퍼텐셜로 인해, 라인 L1과 L2사이에 제공된 보호기의 파손이 유발되게 된다. 그렇치 않으면, 전자회로 (3) 가 손상된다.
또한, 도 26, 28 및 31 의 서지 보호기의 경우에는, 기판과 반도체 층 사이의 접합이 브레이크오버 (breakover) 전압을 결정하게 된다. 따라서, 이 전압이 최적이 되도록, 소위 기판 도핑밀도 (즉, 기판내의 도판트 밀도 (또는 캐리어 밀도(또는 농도))) 가 결정된다. 그러나, 특히 브레이크오버 전압이 100V 보다 높지 않은 시판중인 보호기의 경우에는, 기판 도핑밀도가 1016/cm3이상이다. 이 도핑밀도가 이러한 값으로 설정되는 경우에는, 캐리어의 이동도와 확산길이가 감소한다. 따라서, 이들 서지 보호기는, 사이리스터의 동작속도가 상당히 감소되며, 그 결과, 서지 허용차 (tolerance) 가 매우 감소되는 문제점을 갖고 있다. 더욱이, 도 26 또는 도 31 의 SLIC 용 서지 보호기의 경우에는, 사이리스터를 구성하는 2개의 트랜지스터에, 기판영역을 베이스로서 이용하는 트랜지스터의 저 동작특성에 기인하여 발생되는 것으로 생각되는, 준안정 상태들이 발생된다. 따라서, 비록 서지가 통과한 후에도, 서지 보호기는 전원전압으로 인해 여전히 온상태이다. 그러므로, 이 서지 보호기는 소위 속류 (dynamic current) 가 발생되는 단점을 갖고 있다.
또한, 2개의 3단자 서지 보호기 (1 및 2) 를 사용하는, 도 33 의 회로의 경우에는, 소자수가 많다. 따라서, 이 2개의 3단자 서지 보호기를 사용하는 회로는 보호회로를 조입하는데 시간이 소요되는 단점을 갖고 있다. 더욱이, 도 33 의 회로를 채용하는 경우에는, 2종류의 서지 보호기를 제조할 필요가 있다. 이는 서지 보호기를 제조하여 서지 보호기들을 구성소자로서 관리하는데 어려움을 야기시키게 된다.
따라서, 본 발명의 제 1 목적은 서지가 라인 (L1) 과 접지 (G) 사이의 부분과 라인 (L2) 과 접지 (G) 사이의 부분에 유입하는 경우에 SLIC용 IC 와 같은 전자회로를 보호하는 서지 보호기를 제공하는데 있다.
본 발명의 제 2 목적은 사이리스터의 동작속도를 감소시키지 않으면서도 서지 허용차가 열화됨이 없이, 서지가 통과한 후의 속류를 방지하는 서지 보호기를 제공하는데 있다.
본 발명의 제 3 목적은 동작 (또는 작업) 전압이 서로 다른 2개의 소자에 의해 과전압 서지로부터 전자회로를 보호하는데 이용하는 회로의 조입이 용이한, 서지 보호기를 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일면에 따르면, 도 1a, 1b, 2a 및 2b 에 나타낸 바와 같이, 복수개의 pnpn 또는 npnp 사이리스터로 구성된 3단자 서지 보호기 (10) 가 제공되며, 그 전면상에는 제 1 및 제 2 전극 (11 및 12) 이 제공되며, 그 후면상에는 제 3 전극 (13) 이 제공된다. 이 서지 보호기는, 제 1 전극 (11) 과 제 3 전극 (13) 사이의 영역의 일부분이 npnp 사이리스터 구조 (도 1a 참조) 를 갖도록 형성되며 제 1 전극 (11) 과 제 3 전극 (13) 의 타 부분이 pn 접합 사이리스터 구조 (도 1b 참조) 를 갖도록 형성되고, 이와 유사하게, 제 2 전극 (12) 과 제 3 전극 (13) 사이의 영역의 일부분이 npnp 사이리스터 구조 (도 1b 참조) 를 갖도록 형성되며 제 2 전극 (12) 과 제 3 전극 (13) 사이의 타부분이 pn 접합 사이리스터 구조 (도 1a 참조) 를 갖도록 형성되며, 이에 더하여, 제 1 전극 (11) 과 제 2 전극 (12) 사이의 부분이 쌍방향 사이리스터 구조를 갖도록 형성되는 것을 특징으로 한다.
도 3 에 나타낸 바와 같이, 한쌍의 라인 (L1및 L2) 은 SLIC용 IC 와 같은 전자회로 (30) 에 접속되며, 제 1 전극 (L1) 과 제 2 전극 (L2) 은 각각 라인 (L1) 및 라인 (L2) 에 접속된다. 또한, 제 3 전극 (13) 은 접지 (G) 에 접속된다. 음의 과전압이 라인 (L1) 에 인가된다. 도 4 에 실선으로 지시된 V-I 특성으로 나타낸 바와 같이, 이러한 전압이 브레이크오버 전압 (VBO) 에 도달하는 경우에, 제 1 전극 (11) 과 제 3 전극 (13) 사이의 (npnp) 사이리스터 구조가 도통되어, 유지전류 (holding current; IH) 보다 더 높은 전류가 서지 보호기 (10) 를 통하여 흐르게 된다. 따라서, 도통상태가 유지된다. 이와 반대로, 양의 전압이 라인 (L1) 에 인가되는 경우에는, 도 4 에 실선으로 지시된 V-I 특성에 나타낸 바와 같이, 제 1 전극 (11) 과 제 3 전극 (13) 사이에 형성된 pn 접합구조가 즉시 도통한다. 상술한 도통의 결과, 서지전류가 전자회로 (30) 로 흐르지 않고, 접지 (G) 로 흐르게 된다. 따라서, 전자회로 (30) 가 보호되게 된다.
음 또는 양의 과전압 서지가 라인 (L2) 에 인가되는 경우에는, 제 2 전극 (12) 과 제 3 전극 (13) 이 동시에 유사하게 동작하여, 전자회로 (30) 가 보호되게 된다. 또한, 서지 (또는 횡방향 서지) 가 라인 L1과 L2사이에서 유발되는 경우에는, 제 1 전극 (11) 과 제 2 전극 (12) 사이의 부분이 쌍방향 사이리스터 구조를 갖도록 형성된다. 따라서, 사이리스터 동작이 라인 L1과 L2사이에서 행해져, 서지가 흡수되게 된다.
본 발명의 다른 특징들, 목적들 및 이점들은, 여러 도면을 걸쳐서 유사한 참조번호가 유사하거나 또는 대응하는 부분을 지시하는 첨부도면을 참조한, 하기 바람직한 실시예의 설명으로부터 명백히 이해할 수 있을 것이다.
도 1a 는 도 2a 의 IA-IA 선을 따라 취한, 서지 보호기, 즉 본 발명의 제 1 실시예의 단면도.
도 1b 는 도 2a 의 IB-IB 선을 따라 취한, 서지 보호기, 즉 본 발명의 제 2 실시예의 단면도.
도 2a 는 본 발명의 제 1 실시예인 서지 보호기의 평면도.
도 2b 는 본 발명의 제 1 실시예인 서지 보호기의 저면도.
도 3 은 제 1 실시예인 서지 보호기를 이용한 서지 보호회로를 나타낸 다이아그램.
도 4 는 제 1 실시예인 서지 보호기의 V-I 특성을 나타낸 그래프.
도 5a 는 도 6a 의 VA-VA 선을 따라 취한, 서지 보호기, 즉 본 발명의 제 2 실시예의 단면도.
도 5b 는 도 6a 의 VB-VB 선을 따라 취한, 서지 보호기, 즉 본 발명의 제 2 실시예의 단면도.
도 6a 는 본 발명의 제 2 실시예인 서지 보호기의 평면도.
도 6b 는 본 발명의 제 2 실시예인 서지 보호기의 저면도.
도 7a 는 도 2a 의 VIIA-VIIA 선에 대응하는 선을 따라 취한, 서지 보호기, 즉 본 발명의 제 3 실시예의 단면도.
도 7b 는 도 2a 의 VIIB-VIIB 선에 대응하는 선을 따라 취한, 서지 보호기, 즉 본 발명의 제 3 실시예의 단면도.
도 8a 는 도 6a 의 VIIIA-VIIIA 선을 따라 취한, 서지 보호기, 즉 본 발명의 제 4 실시예의 단면도.
도 8b 는 도 6a 의 VIIIB-VIIIB 선을 따라 취한, 서지 보호기, 즉 본 발명의 제 4 실시예의 단면도.
도 9a 는 도 2a 의 IXA-IXA 선에 대응하는 선을 따라 취한, 서지 보호기, 즉 본 발명의 제 5 실시예의 단면도.
도 9b 는 도 2a 의 IXB-IXB 선에 대응하는 선을 따라 취한, 서지 보호기, 즉 본 발명의 제 5 실시예의 단면도.
도 10a 는 도 6a 의 XA-XA 선에 대응하는 선을 따라 취한, 서지 보호기, 즉 본 발명의 제 6 실시예의 단면도.
도 10b 는 도 6a 의 XB-XB 선에 대응하는 선을 따라 취한, 서지 보호기, 즉 본 발명의 제 6 실시예의 단면도.
도 11a 는 도 12a 의 XIA-XIA 선을 따라 취한, 서지 보호기, 즉 본 발명의 제 7 실시예의 단면도.
도 11b 는 도 12a 의 XIB-XIB 선을 따라 취한, 서지 보호기, 즉 본 발명의 제 7 실시예의 단면도.
도 12a 는 본 발명의 제 7 실시예인 서지 보호기의 평면도.
도 12b 는 본 발명의 제 7 실시예인 서지 보호기의 저면도.
도 13 은 제 7 실시예인 서지 보호기를 이용한 서지 보호회로를 나타낸 다이아그램.
도 14 는 제 7 실시예인 서지 보호회로의 V-I 특성을 나타낸 그래프.
도 15a 는 도 16a 의 XVA-XVA 선을 따라 취한, 서지 보호기, 즉 본 발명의 제 8 실시예의 단면도.
도 15b 는 도 16a 의 XVB-XVB 선을 따라 취한, 서지 보호기, 즉 본 발명의 제 8 실시예의 단면도.
도 16a 는 본 발명의 제 8 실시예인 서지 보호기의 평면도.
도 16b 는 본 발명의 제 8 실시예인 서지 보호기의 저면도.
도 17a 는 도 12a 의 XVIIA-XVIIA 선을 따라 취한, 서지 보호기, 즉 본 발명의 제 9 실시예의 단면도.
도 17b 는 도 12a 의 XVIIB-XVIIB 선을 따라 취한, 서지 보호기, 즉 본 발명의 제 9 실시예의 단면도.
도 18a 는 도 16a 의 XVIIIA-XVIIIA 선을 따라 취한, 서지 보호기, 즉 본 발명의 제 10 실시예의 단면도.
도 18b 는 도 16a 의 XVIIIB-XVIIIB 선을 따라 취한, 서지 보호기, 즉 본 발명의 제 10 실시예의 단면도.
도 19a 는 도 12a 의 XIXA-XIXA 선을 따라 취한, 서지 보호기, 즉 본 발명의 제 11 실시예의 단면도.
도 19b 는 도 12a 의 XIXB-XIXB 선을 따라 취한, 서지 보호기, 즉 본 발명의 제 11 실시예의 단면도.
도 20a 는 도 16a 의 XXA-XXA 선을 따라 취한, 서지 보호기, 즉 본 발명의 제 12 실시예의 단면도.
도 20b 는 도 16a 의 XXB-XXB 선을 따라 취한, 서지 보호기, 즉 본 발명의 제 12 실시예의 단면도.
도 21a 는 도 22a 의 XXIA-XXIA 선을 따라 취한, 서지 보호기, 즉 본 발명의 제 13 실시예의 단면도.
도 21b 는 도 22a 의 XXIB-XXIB 선을 따라 취한, 서지 보호기, 즉 본 발명의 제 13 실시예의 단면도.
도 22a 는 본 발명의 제 13 실시예인 서지 보호기의 평면도.
도 22b 는 본 발명의 제 13 실시예인 서지 보호기의 저면도.
도 23a 는 전자회로의 멀리 이격된 측에 제공된, 본 발명의 제 13 실시예인 서지 보호기의 횡방향 V-I특성을 나타낸 그래프.
도 23b 는 전자회로의 멀리 이격된 측에 제공된, 본 발명의 제 13 실시예인 서지 보호기의 종방향 V-I특성을 나타낸 그래프.
도 24a 는 전자회로의 근접한 측에 제공된, 본 발명의 제 13 실시예인 서지 보호기의 횡방향 V-I특성을 나타낸 그래프.
도 24b 는 전자회로의 근접한 측에 제공된, 본 발명의 제 13 실시예인 서지 보호기의 종방향 V-I특성을 나타낸 그래프.
도 25 는 본 발명의 제 13 실시예인 서지 보호기를 이용하는 서지 보호회로를 나타낸 다이아그램.
도 26 은 본 발명의 제 1 실시예인 서지 보호기에 반대되는 종래의 서지 보호기의 단면도.
도 27 은 도 26 에 나타낸 종래의 서지 보호기를 이용하는 서지 보호회로를 나타낸 다이아그램.
도 28 은 본 발명의 제 7 실시예인 서지 보호기에 반대되는 종래의 서지 보호기의 단면도.
도 29 는 도 28 에 나타낸 종래의 서지 보호기를 이용하는 서지 보호회로를 나타낸 다이아그램.
도 30 은 본 발명의 제 7 실시예에 반대되는 또다른 서지 보호기를 이용하는 서지 보호회로를 나타낸 다이아그램.
도 31 은 본 발명의 제 13 실시예인 서지 보호기에 반대되는 종래의 서지 보호기의 단면도.
도 32 는 본 발명의 제 13 실시예인 서지 보호기에 반대되는 또다른 종래의 서지 보호기의 단면도.
도 33 은 도 31 및 도 32 에 각각 나타낸 종래의 서지 보호기를 이용하는 서지 보호회로를 나타낸 다이아그램.
도면의 주요부분에 대한 부호의 설명
10 : 서지 보호기 11 : 제 1 전극
12 : 제 2 전극 13 : 제 3 전극
14 : 제 4 전극 15 : 제 5 전극
16 : 제 6 전극 17 : 트리거 영역
30 : 전자회로
이하, 첨부도면을 참조하여, 본 발명의 바람직한 실시예를 좀더 자세하게 설명하기로 한다.
도 1a, 1b, 2a 및 2b 에 나타낸 바와 같이, 본 발명의 제 1 실시예인, 3단자 서지 보호기 (10) 는, 복수개의 pnpn 또는 npnp 사이리스터로 구성되며, 그 전면상에 제공된 제 1 전극 (11) 과 제 2 전극 (12) 을 가지며, 또한, 그 후면에 제공된 제 3 전극 (13) 을 갖는다. 이 서지 보호기 (10) 는 기판으로서 기능하는 n형 제 1 반도체층 (n10) 을 갖는다. 이 제 1 반도체층 (n10) 의 전면상에는 한쌍의 p형 제 2 및 제 3 반도체 층 (p20및 p30) 이 상부에 노출되어 서로 이격되도록 형성된다. 또한, 이들 반도체층 (p20및 P30) 의 외표면상에는 제 4 반도체층 (n40및 n40) 이 그로부터 노출되어 층 (p20및 p30) 에 의해 각각 포함 또는 포위되도록 형성된다. 또한, n형 제 1 반도체층 (n10) 의 후면상에는 제 5 반도체층 (p50및 p50) 이, 그로부터 노출되어 상기 제 4 반도체층 (n40및 n40) 과 마주보거나 또는 대향되도록 형성된다. 이와 유사하게, n형 제 1 반도체층 (n10) 의 후면상에는 제 6 반도체층 (p60및 p60) 이, 그로부터 노출되어 상기 제 2 반도체층 및 제 3 반도체층 (n20및 n30) 과 각각 마주보도록 형성된다.
제 1 전극 (11) 은 제 2 반도체층 (p20) 및 상기 층 (p20) 에 의해 포위된 제 4 반도체층 (p40) 을 그 외표면상에서 단락시켜, 형성된다. 또한, 제 2 전극 (12) 은 제 3 반도체층 (p30) 및 상기 층 (p30) 에 의해 포위된 제 4 반도체층 (p40) 을 그 외표면상에서 단락시켜, 형성된다. 또한, 제 3 전극 (13) 은 제 5 반도체층 (p50및 p50), 제 6 반도체층 (n60및 n60) 및 상기 층 (p50및 p50) 에 의해 포위된 제 1 반도체층 (n10) 을 그 외표면상에서 단락시켜, 형성된다. 또, 절연 산화막은, (이후 설명되어질) 도 21a 및 도 21b 에 나타낸 바와 같이, 전극이외의, 기판으로서 기능하는, n형 제 1 반도체층 (n10) (미도시) 의 전면과 후면 각각의 일부분상에 제공된다. 이는 이후 설명될 도 11a, 11b, 15a, 15b, 17a 내지 20b 의 서지 보호기와 동일하다.
도 3 에 나타낸 바와 같이, 이러한 구성의 서지 보호기 (10) 는 라인 (L1및 L2) 에 접속되어지는 SLIC용 IC 와 같은 전자회로 (30) 의 전단에 접속된다. 음의 과전압 서지가 라인 L1또는 L2에 인가되는 경우에, 이 인가된 전압이 반도체층 (n10) 과 반도체층 (p20또는 p30) 간의 접합 내전압을 초과하게 되면, V-I 특성을 나타내는 도 4 의 실선으로 지시된 바와 같이 브레이크다운된다. 또한, 인가전압이 브레이크오버 전압 (VBO) 에 도달하게 되면, 전극 11 과 13 사이와, 전극 12 와 13 사이에 연속상태가 야기된다.
이와는 반대로, 양의 전압이 라인 (L1및 L2) 에 인가되는 경우에는, 반도체층 (n10) 으로의 반도체층 (p20또는 p30) 이 순방향 바이어스된다. 이의 직후, 전극 12 와 13 사이 또는 전극 11 과 13 사이에 연속상태 (또는 도통상태) 가 이루어진다. 상기 연속상태의 결과, 서지전류가 전자회로 (30) 을 통하여 흐르지 않고, 접지 (G) 로 흐르게 된다. 따라서, 전자회로 (30) 이 보호되게 된다. 또한, 서지가 라인 (L1및 L2) 양자로 유입하는 경우에는, 제 1 및 제 2 전극 (11 및 12) 사이에 배치된 반도체층 (n40, p20, n10및 p30) 이 쌍방향 사이리스터 구조를 갖도록 형성된다. 따라서, 사이리스터 동작이 라인 L1과 L2의 사이에서 행해져, 서지가 흡수되게 된다.
도 5a, 5b, 6a 및 6b 는 본 발명의 제 2 실시예를 나타낸 것이다.
이 실시예의 경우에는, 3단자 서지 보호기 (10) 가 복수개의 pnpn 또는 npnp 사이리스터로 구성되며, 그 전면상에 제공된 제 1 전압 (11) 및 제 2 전극 (12) 을 가지며, 또한, 그 후면상에 제공된 제 3 전극 (13) 을 갖는다. 이 서지 보호기 (10) 도 역시 기판으로서 기능하는 n형 제 1 반도체층 (n10) 을 갖는다. 이 반도체층 (n10) 의 전면상에는 한쌍의 p형 제 2 및 제 3 반도체층 (p21 +및 p31 +) 이, 그상부에 노출되어 서로 이격되도록, 형성된다. 또한, 이 반도체층 (p21 +) 의 외표면상에는 n형 제 4 반도체층 (n41 +) 및 p형 반도체층 (p22 ++) 이, 그로부터 노출되어 층 (p21 +) 에 의해 포위되도록 형성된다. 또한, 이 반도체층 (p31 +) 의 외표면상에는 n형 제 4 반도체층 (n42 +) 및 p형 반도체층 (p32 ++) 이, 그로부터 노출되어 층 (p31 +) 에 의해 포위되도록 형성된다.
n형 제 1 반도체층 (n10) 의 후표면상에는, 한쌍의 p형 제 5 반도체층 (p51 +및 p51 +) 및 한쌍의 n형 제 6 반도체층 (n61 +및 n61 +) 이 그로부터 노출되어 서로 이격되도록 형성된다. 또한, 제 5 반도체층 (p51 +및 p51 +) 의 외표면상에는 p형 반도체층 (p52 +및 p52 +) 이 그로부터 노출되어 층 (p51 +및 p51 +) 에 의해 각각 포위되도록 형성된다.
제 1 전극 (11) 은 제 2 반도체층 (p21 +), 및 상기 층 (p21 +) 에 의해 포위된 반도체층 (p22 ++) 및 반도체층 (n41 +) 를 그 외표면상에서 단락시켜 형성된다. 또한, 제 2 전극 (12) 은 제 3 반도체층 (p31 +) 과 이 제 3 반도체층 (p31 +) 에 의해 포위된 반도체층 (n42 +및 n32 +) 을 그 외표면상에서 단락시켜 형성된다. 또, 제 3 전극 (13) 은 한쌍의 p형 제 5 반도체층 (p51 +및 p51 +), 이들 반도체층 (p51 +및 p51 +) 에 의해 포위된 반도체층 (p52 ++및 p52 ++), 및 한쌍의 n형 제 6 반도체층 (n61 +및 n61 +) 을 그 외표면상에서 단락시켜 형성된다.
제 2 실시예의 경우에 있어서, 보호기의 전면 부분에는, 제 2 반도체층 (p21 +) 으로 포위된 반도체층 (p22 ++) 이 상기 층 (p21 +) 에 형성되며, 제 3 반도체층 (p31 +) 으로 포위된 반도체층 (p32 ++) 이 상기 층 (p31 +) 에 형성된다. 또한, 보호기의 후면에는, 한쌍의 제 6 반도체층 (n61 +및 n61 +) 이 형성된다. 또한, 제 5 반도체층 (p51 +및 p51 +) 으로 포위된 반도체층 (p52 ++및 p52 ++) 이 상기 층 (p51 +및 p51 +) 에 각각 형성된다. 따라서, 이 제 2 실시예의 경우에는, 제 1 실시예에 비해, 서지 보호기의 서지 보호특성이 향상된다. 또다른 측면으로 보면, 즉, 제 2 실시예의 동작은 제 1 실시예와 유사하다. 그러므로, 그 동작의 반복설명은 생략하기로 한다.
또한, 제 1 및 제 2 실시예의 경우에 있어서는, 도 1a, 1b, 5a 및 5b 에 나타낸 바와 같이, w1은 제 2 반도체층 (p20또는 p21 +) 과 제 3 반도체층 (p30또는 p31 +) 사이의 거리를 나타낸다. 또한, 이 거리 (w1) 은 제 5 반도체층 (p50또는 p51 +) 과 이 제 5 반도체층에 대향된 제 3 반도체층 (p30또는 p31 +) 사이의 거리 (w2), 및 제 5 반도체층 (p50또는 p51 +) 과 이 제 5 반도체층에 대향된 제 2 반도체층 (p20또는 p21 +) 사이의 거리 (w3) 이하인 것이 바람직하다.
또한, 제 1 및 제 2 실시예에서는, 제 1 전극 (11) 과 제 2 전극 (12) 사이의 부분이 과전압에 응답하여 펀치쓰루 (punchthrogh) 동작을 행한다. 또한, 이 펀치쓰루 는 과전압이 서지 보호기 (10) 의 제 2 반도체층 (p20) 에 인가되는 경우에 발생되는 공핍층 (이하, 공핍층의 확산은 wp로 지시하기로 한다) 이 제 3 반도체층 (p30) 의 공핍층과 접속되는 동작을 지칭한다. 도 1a 및 도 5a 는 제 2 반도체층 (p20및 p21 +) 의 공핍층 (wp) 이 각각 제 3 반도체층 (p30및 p31 +) 의 공핍층에 접속되는 상태를 나타낸다.
w1, w2및 w3를, w1≤ w2및 w1≤ w3로 설정하거나, 또는 서지보호기를, 전극 11 과 12 사이의 부분이 과전압에 응답하여 펀치쓰루 동작을 행하도록 설정함으로써, 비록 라인 (L1및 L2) 의 품질이 균일하지 않아 서지가 라인 (L1) 을 통하여 보호기에 도달하는 순간과 서지가 라인 (L2) 을 통하여 보호기에 도달하는 순간 사이의 차이가 있더라도, 사이리스터 동작과 펀치쓰루 동작이, 라인 L1및 L2사이에서 사이리스터 동작이 행해지는 경우에 비해, 서지 보호기에서 매우 고속으로 신뢰성있게 행해지게 된다. 따라서, 전자회로가 보호될 수가 있게 된다.
또한, 상기 공핍층의 확산 (wp) 및 상기 거리 (w1, w2및 w3) 는 다음의 식,
을 만족시키는 것이 바람직하다.
도 7a 및 7b 는 본 발명의 제 3 실시예를 나타낸 것이다.
도 8a 및 8b 는 본 발명의 제 4 실시예를 나타낸 것이다.
이들 실시예들의 경우에는, n형 제 1 반도체층 (n10 -) 의 표면상에 제 1 반도체층 (n10 -) 과 동일 도전형이며 상기 층 (n10 -) 보다 더 높은 불순물 농도를 갖는 n형 제 7 반도체층 (n70) 이 형성된다. 이 제 7 반도체층 (n70) 은 제 2 반도체층 및 제 3 반도체층 (p20및 p30) 또는 (p21 +및 p31 +) 보다 더 두꺼우면서도 이들층 (p20및 p30) 또는 (p21 +및 p31 +) 을 포위하도록 형성된다.
이러한 구성에 있어서, 서지 보호기가 온되는 브레이크오버 전압이 제 7 반도체층 (n70) 의 기판 도핑밀도 (또는 캐리어 농도) 에 따라서 결정된다. 제 1 반도체층 (n10 -) 은, 캐리어의 확산길이가 작게 감소시키지 않고 브레이크오버 전압에 독립하도록, 기판 (즉, 반도체층 (n10 -)) 의 직렬저항을 취함으로써, 최적화될 수 있다.
또한, 도 9a 및 도 9b 는 본 발명의 제 5 실시예를 나타낸 것이다.
도 10a 및 도 10b 는 본 발명의 제 6 실시예를 나타낸 것이다.
이들 실시예들의 경우, n형 제 1 반도체층 (n10 -) 의 표면상에 제 3 및 제 4 실시예의 대응층 (n70) 과 유사한 n형 제 7 반도체층 (n70) 이 형성된다. 이 제 5 및 제 6 실시예의 경우에, 이 제 7 반도체층 (n70) 은, 제 2 반도체층 및 제 3 반도체층 (p20및 p30) 또는 (p21 +및 p31 +) 보다 더 얇으면서도 이들층 (p20및 p30) 또는 (p21 +및 p31 +) 을 포위하여 제 2 및 제 3 반도체층 (p20및 p30) 또는 (p21 +및 p31 +) 이 제 1 반도체층 (n10 -) 과 접촉하도록 형성된다.
이러한 구성에 의하여, 기판과 반도체층 사이의 접합 공핍층이 주로 도핑밀도 또는 농도가 낮은 기판영역에 형성된다. 따라서, 접합 용량이 상당히 저감될 수가 있다. 이 구성은 ISDN (integrated service digital network) 과 같은 디지탈 회로에 사용하는데 적당하다.
다음으로, 본 발명의 제 7 실시예를 나타낸 도 11a, 11b, 12a 및 12b 를 참조하자.
이 실시예의 경우, 쌍방향 3단자 서지 보호기 (10) 가 복수개의 pnpn 또는 npnp 사이리스터로 구성되며, 그 전면상에 제공된 제 1 전극 (11) 과 제 2 전극 (12) 을 가지며, 또한, 그 후면에 제공된 제 3 전극 (13) 을 갖는다. 이 서지 보호기 (10) 는 기판으로서 기능하는 n형 제 1 반도체층 (n10) 을 갖는다. 이 제 1 반도체층 (n10) 의 전면상에는 한쌍의 p형 제 2 및 제 3 반도체 층 (p20및 p30) 이 상부에 노출되어 서로 이격되도록 형성된다. 또한, 이들 반도체층 (p20및 P30) 의 외표면상에는 제 4 반도체층 (n40및 n40) 이 그로부터 노출되어 층 (p20및 p30) 에 의해 각각 포함 또는 포위되도록 형성된다. 또한, n형 제 1 반도체층 (n10) 의 후면상에는 단일 제 5 반도체층 (p50) 이, 그로부터 노출되어 상기 제 2 및 제 3 반도체층 (p20및 p30) 과 마주보도록 형성된다. 이와 유사하게, 이 제 5 반도체층 (p50) 의 외표면상에는 한쌍의 제 6 반도체층 (p60및 p60) 이, 그로부터 노출되어 상기 제 4 반도체층 (n40및 n40) 과 각각 마주보지 않도록 형성된다.
제 1 전극 (11) 은 제 2 반도체층 (p20) 및 상기 층 (p20) 에 의해 포위된 제 4 반도체층 (p40) 을 그 외표면상에서 단락시켜, 형성된다. 또한, 제 2 전극 (12) 은 제 3 반도체층 (p30) 및 상기 층 (p30) 에 의해 포위된 제 4 반도체층 (p40) 을 그 외표면상에서 단락시켜, 형성된다. 또한, 제 3 전극 (13) 은 제 5 반도체층 (p50) 과 한쌍의 제 6 반도체층 (n60및 n60) 및 제 1 반도체층 (n10) 을 그 외표면상에서 서로 단락시켜, 형성된다.
도 13 에 나타낸 바와 같이, 이러한 구성의 서지 보호기 (10) 는 라인 (L1및 L2) 에 접속되어지는 SLIC용 IC 와 같은 전자회로 (30) 의 전단에 접속된다. 양의 과전압 서지가 라인 L1또는 L2에 인가되는 경우에, 이 인가된 전압이 반도체층 (n10) 과 반도체층 (p20또는 p30) 간의 접합 내전압을 초과하게 되면, V-I 특성을 나타내는 도 14 의 실선으로 지시된 바와 같이 브레이크다운된다. 또한, 인가전압이 브레이크오버 전압 (VBO) 에 도달하게 되면, 전극 11 과 13 사이와, 전극 12 와 13 사이에 연속상태가 야기된다.
이와는 반대로, 음의 전압이 라인 (L1및 L2) 에 인가되어, 이 전압이 반도체층 (n10) 과 반도체층 (p20또는 p30) 간의 접합 내전압을 초과하는 경우에는, 브레이크다운이 유발된다. 또한, 전극 12 와 13 사이 또는 전극 11 과 13 사이에 연속상태 (또는 도통상태) 가 이루어진다. 상기 연속상태의 결과, 서지전류가 전자회로 (30) 을 통하여 흐르지 않고, 접지 (G) 로 흐르게 된다. 따라서, 전자회로 (30) 이 보호되게 된다. 또한, 서지가 라인 (L1) 과 접지 (G) 사이의 부분 및 라인 (L2) 와 접지 (G) 사이의 부분에 각각 유입하는 경우에는, 시간이 이동됨에 의해, 제 1 및 제 2 전극 (11 및 12) 사이에 배치된 반도체층 (n40, p20, n10및 p30) 이 쌍방향 사이리스터 구조를 갖도록 형성된다. 따라서, 사이리스터 동작이 라인 L1과 L2의 사이에서 행해져, 서지가 흡수되게 된다.
도 15a, 15b, 16a 및 16b 는 본 발명의 제 8 실시예를 나타낸 것이다.
이 실시예의 경우에는, 3단자 서지 보호기 (10) 가 복수개의 pnpn 또는 npnp 사이리스터로 구성되며, 그 전면상에 제공된 제 1 전극 (11) 및 제 2 전극 (12) 을 가지며, 또한, 그 후면상에 제공된 제 3 전극 (13) 을 갖는다. 이 서지 보호기 (10) 도 역시 기판으로서 기능하는 n형 제 1 반도체층 (n10) 을 갖는다. 이 반도체층 (n10) 의 전면상에는 한쌍의 p형 제 2 및 제 3 반도체층 (p21 +및 p31 +) 이, 그상부에 노출되어 서로 이격되도록, 형성된다. 또한, 이 반도체층 (p21 +) 의 외표면상에는 n형 제 4 반도체층 (n41 +) 및 p형 반도체층 (p22 ++) 이, 그로부터 노출되어 층 (p21 +) 에 의해 포위되도록 형성된다. 또한, 이 반도체층 (p31 +) 의 외표면상에는 n형 제 4 반도체층 (n42 +) 및 p형 반도체층 (p32 ++) 이, 그로부터 노출되어 층 (p31 +) 에 의해 포위되도록 형성된다.
n형 제 1 반도체층 (n10) 의 후표면상에는, 단일 p형 제 5 반도체층 (p51 +) 이 그로부터 노출되어 상기 제 2 및 제 3 반도체층 (p21 +및 p31 +) 과 마주보도록 형성된다. 또한, 이 제 5 반도체층 (p51 +) 의 외표면상에는 한쌍의 p형 반도체층 (p52 +및 p52 +) 이 그로부터 노출되어 제 4 층 (n41 +및 n42 +) 에 대향되도록 형성된다. 또, 반도체층 (p52 +및 p52 +) 의 외표면상에는 각각 한쌍의 n형 제 6 반도체층 (n61 +및 n61 +) 이, 그로부터 노출되어 반도체층 (p22 ++및 p32 ++) 에 대향되도록, 형성된다.
제 1 전극 (11) 은 제 2 반도체층 (p21 +), 상기 층 (p21 +) 에 의해 포위된 반도체층 (n41 ++) 및 반도체층 (p22 ++) 를 그 외표면상에서 단락시켜 형성된다. 또한, 제 2 전극 (12) 은 제 3 반도체층 (p31 +) 과 이 제 3 반도체층 (p31 +) 에 의해 포위된 반도체층 (n42 +및 n32 +) 을 그 외표면상에서 단락시켜 형성된다. 또, 제 3 전극 (13) 은 p형 제 5 반도체층 (p51 +), 및 이 반도체층 (p51 +) 에 의해 포위된 반도체층 (p52 ++및 p61 ++) 을 그 외표면상에서 단락시켜 형성된다.
제 8 실시예의 경우에 있어서, 보호기의 전면 부분에는, 제 2 반도체층 (p21 +) 으로 포위된 반도체층 (p22 ++) 이 상기 층 (p21 +) 에 형성되며, 제 3 반도체층 (p31 +) 으로 포위된 반도체층 (p32 ++) 이 상기 층 (p31 +) 에 형성된다. 또한, 보호기의 후면에는, 제 5 반도체층 (p51 +) 에 의해 포위된 한쌍의 제 6 반도체층 (n61 +및 n61 +) 이 상기 층 (p51 +) 에 형성된다. 또한, 제 5 반도체층 (p51 +및 p51 +) 으로 포위된 반도체층 (p52 ++및 p52 ++) 이 상기 층 (p51 +및 p51 +) 에 각각 형성된다. 따라서, 이 제 2 실시예의 경우에는, 제 1 실시예에 비해, 서지 보호기의 서지 보호특성이 향상된다. 또다른 측면으로 보면, 즉, 제 2 실시예의 동작은 제 1 실시예와 유사하다. 그러므로, 그 동작의 반복설명은 생략하기로 한다.
또한, 제 7 및 제 8 실시예의 경우에 있어서는, 도 11a, 11b, 15a 및 15b 에 나타낸 바와 같이, w1은 제 2 반도체층 (p20또는 p21 +) 과 제 3 반도체층 (p30또는 p31 +) 사이의 거리를 나타낸다. 또한, 이 거리 (w1) 은 제 5 반도체층 (p50또는 p51 +) 과 이 제 5 반도체층에 대향된 제 2 반도체층 (p20또는 p21 +) 사이의 거리 (w2), 및 제 5 반도체층 (p50또는 p51 +) 과 이 제 5 반도체층에 대향된 제 3 반도체층 (p30또는 p31 +) 사이의 거리 (w3) 이하인 것이 바람직하다.
또한, 제 7 및 제 8 실시예에서는, 제 1 전극 (11) 과 제 2 전극 (12) 사이의 부분이 과전압에 응답하여 펀치쓰루 (punchthrogh) 동작을 행한다. 도 11a 및 도 15a 는 제 2 반도체층 (p20및 p21 +) 의 공핍층 (wp) 이 각각 제 3 반도체층 (p30및 p31 +) 의 공핍층에 접속되는 상태를 나타낸다.
w1, w2및 w3를, w1≤ w2및 w1≤ w3로 설정하거나, 또는 서지보호기를, 전극 11 과 12 사이의 부분이 과전압에 응답하여 펀치쓰루 동작을 행하도록 설정함으로써, 비록 라인 (L1및 L2) 의 품질이 균일하지 않아 서지가 라인 (L1) 을 통하여 보호기에 도달하는 순간과 서지가 라인 (L2) 을 통하여 보호기에 도달하는 순간 사이의 차이가 있더라도, 사이리스터 동작과 펀치쓰루 동작이, 라인 L1및 L2사이에서 사이리스터 동작이 행해지는 경우에 비해, 서지 보호기에서 매우 고속으로 신뢰성있게 행해지게 된다. 따라서, 전자회로가 보호될 수가 있게 된다. 또한, 상기 공핍층의 확산 (wp) 및 상기 거리 (w1, w2및 w3) 는 상기 부등식 (1) 로 표현되는 식을 만족시키는 것이 바람직하다.
도 17a 및 17b 는 본 발명의 제 9 실시예를 나타낸 것이다.
도 18a 및 18b 는 본 발명의 제 10 실시예를 나타낸 것이다.
이들 실시예들의 경우에는, n형 제 1 반도체층 (n10 -) 의 표면상에, 제 1 반도체층 (n10 -) 과 동일 도전형이며 상기 층 (n10 -) 보다 더 높은 도핑 농도를 갖는 n형 제 7 반도체층 (n70) 이 형성된다. 이 제 7 반도체층 (n70) 은 제 2 반도체층 및 제 3 반도체층 (p20및 p30) 또는 (p21 +및 p31 +) 보다 더 두꺼우면서도 이들층 (p20및 p30) 또는 (p21 +및 p31 +) 을 포위하도록 형성된다.
이러한 구성에 의하여, 서지 보호기가 온되는 브레이크오버 전압이 제 7 반도체층 (n70) 의 기판 도핑밀도 (또는 캐리어 농도) 에 따라서 결정된다. 제 1 반도체층 (n10 -) 은 캐리어의 확산길이가 작게 감소시키지 않고 브레이크오버 전압에 독립하도록, 기판 (즉, 반도체층 (n10 -)) 의 직렬저항을 동시에 취함으로써, 최적화될 수 있다.
또한, 도 19a 및 도 19b 는 본 발명의 제 11 실시예를 나타낸 것이다.
도 20a 및 도 20b 는 본 발명의 제 12 실시예를 나타낸 것이다.
이들 실시예들의 경우에는, n형 제 1 반도체층 (n10 -) 의 전면과 후면 각각에 제 9 및 제 10 실시예의 대응층 (n70) 과 유사한 n형 제 7 반도체층 (n70) 이 형성된다. 이 제 5 및 제 6 실시예의 경우에는, 이 제 7 반도체층 (n70) 이, 제 2 반도체층 및 제 3 반도체층 (p20및 p30) 또는 (p21 +및 p31 +) 보다 더 얇으면서도 이들 층 (p20및 p30) 또는 (p21 +및 p31 +) 을 포위하여 제 2 및 제 3 반도체층 (p20및 p30) 또는 (p21 +및 p31 +) 이 제 1 반도체층 (n10 -) 과 접촉하도록 형성된다. 또한, 제 8 반도체층 (n80) 이, 제 5 반도체층 (p50및 p51 +) 보다 더 얇으면서도 이 층 (p50및 p51 +) 을 포위하여 이 층 (p50및 p51 +) 이 제 1 반도체층 (n10 -) 과 접촉하도록 형성된다.
이러한 구성에 의하여, 기판과 반도체층 사이의 접합 공핍층이 주로 도핑밀도 또는 농도가 낮은 기판영역에 형성된다. 따라서, 접합 용량이 상당히 저감될 수가 있다. 이 구성은 ISDN 과 같은 디지탈 회로에 사용하는데 적당하다.
또한, 도 21a, 21b, 22a 및 22b 는 본 발명의 제 13 실시예를 나타낸다.
이 실시예의 경우, 쌍방향 3단자 서지 보호기 (10) 는 복수개의 pnpn 또는 npnp 사이리스터로 구성되며, 그 전면상에 제공된 제 1 전극 (11), 제 2 전극 (12), 제 3 전극 (13), 및 제 4 전극 (14) 을 가지며, 또한 후면상에 제 1 전극과 제 2 전극과 마주보도록 제공된 제 5 전극 (15) 를 가지며, 또한, 그 상부에 제 3 전극과 제 4 전극과 마주보도록 제공된 제 6 전극 (16) 을 갖는다. 이 서지 보호기 (10) 는 기판 (10a) 로서 기능하는 n형 실리콘 기판 (n) 을 개시 재료로서 사용한다. 도면으로 볼때, 이 기판 (10a) 의 전면 좌측절반상에는, 한쌍의 반도체층 (p+) 이, 그 상부가 노출되어 서로 이격되어지도록 형성된다. 또한, 이들 반도체층 (p+) 의 외표면상에는, 반도체층 (n+) 이, 그로부터 노출되어 상기 층 (p+) 에 의해 둘러싸이거나 포위되도록 형성된다. 이들 반도체층 (n+) 은 (도 22a 참조) 상부로부터 볼때 이들 반도체층 (n+) 이 서로 대향되지 않는 위치에 형성된다. 전면 좌측절반의 경우와 유사하게, 도면으로 볼 때, 이 기판 (10a) 의 우측절반상에는, 한쌍의 반도체층 (p+) 및 상기 층 (p+) 에 의해 포위된 한쌍의 반도체층 (n+) 이, 그 상부가 노출되어 서로 이격되어지도록 형성된다. 기판 (10a) 인, 한쌍의 반도체층 (p+) 과 한쌍의 반도체층 (n+) 의 사이의 접합부분에는, 반도체층 (n') 로 구성되며 서지 허용차가 타부분의 서지 허용차보다 더 낮은 트리거 영역 (17) 이 제공된다.
상술한 서지 보호기의 표면구조를 형성하기 위하여는, 먼저, p 형 불순물인 보론 (B) 이 n형 실리콘기판 (10a) 에서 확산되어 pn접합이 형성된다. 동작전압은 이 접합의 전자사태항복에 의해 발생되며 개시재료인 실리콘 기판에서의 도핑밀도 (또는 저항율) 에 의해 결정된다. 한편, 도핑밀도가 실리콘기판의 도핑밀도보다 더 높은 트리거 영역 (17) (n') 이 이 실리콘 기판과 제 1 확산층 (p+) 사이의 접합에 형성된다. 이 트리거 영역 (17) 은 실리콘 기판의 표면 영역의 일부를 노출시킨 후, 기판과 동일 도전형인 불순물을 확산시킴으로써 형성된다. 동작전압의 값은 이 트리거 영역 (17) 에 의해, 기판재료의 밀도를 기초로하여 결정된 값 보다 더 낮게 되도록 완전하게 제어될 수 있다.
기판 (10a) 으로서 기능하는 반도체층 (n) 의 후표면 좌측절반상에는, 단일 반도체층 (p+) 이 그로부터 노출되어 상술한 반도체층 (p+) 과 마주보도록 형성된다. 또한, 이 단일 반도체층 (p50) 의 외표면상에는 한쌍의 반도체층 (n+) 이 그로부터 노출되어 반도체층 (n+) 과 마주보지 않도록 각각 형성된다. 기판 (10a) 로서 기능하는 반도체층 (n) 의 후표면 우측절반상에는, 한쌍의 반도체층 (n+) 및 한쌍의 반도체층 (p+) 이 그로부터 노출되도록 형성된다. 이들 한쌍의 반도체층 (n+) 및 한쌍의 반도체층 (p+) 은 (도 22b 참조) 아래로부터 볼때, 서로 인접한 위치에 형성된다.
제 1 전극 내지 제 4 전극 (11 내지 14) 은 그 외표면상에 반도체층 (p+) 및 그 층 (p+) 에 의해 포위된 반도체층 (n+) 을 단락시켜 형성된다. 또한, 제 5 전극 (15) 은 그 외표면상에 반도체층 (p+) 및 그 층 (p+) 에 의해 포위된 반도체층 (n+) 을 단락시켜 형성된다. 또한, 제 6 전극 (16) 은 그 외표면상에 한쌍의 반도체층 (p+) 및 한쌍의 반도체층 (n+) 을 서로 단락시켜 형성된다.
이상 설명한 구성에 있어서, 제 1 전극 (11) 과 제 5 전극 (15) 사이의 부분, 및 제 2 전극 (12) 과 제 5 전극 (15) 사이의 부분은 사이리스터 접합구조를 갖도록 형성된다. 또한, 제 3 전극 (13) 과 제 6 전극 (16) 사이의 부분, 및 제 4 전극 (14) 과 제 6 전극 (16) 사이의 부분은 pn 접합구조를 갖도록 형성된다. 더욱이, 제 3 전극 (13) 과 제 6 전극 (16) 사이의 나머지 부분, 및 제 4 전극 (14) 과 제 6 전극 (16) 사이의 나머지 부분은 사이리스터 접합구조를 갖도록 형성된다.
도 25 에 나타낸 바와 같이, 이러한 구성의 서지 보호기 (10) 는 라인 (L1및 L2) 에 접속되어지는 전자회로 (30) 의 선단에 접속된다. 즉, 도 25 에 나타낸 바와 같이, 제 2 전극 (12) 과 제 3 전극 (13) 은 라인 (L1) 에 접속되며, 제 1 전극 (11) 과 제 4 전극 (14) 은 라인 (L2) 에 접속되고, 제 5 전극 (15) 과 제 6 전극 (16) 은 접지 (G) 에 접속된다. 또한, 양의 온도계수를 갖는 PTC 서미스터 (18) 가 제 2 전극 (12) 과 제 3 전극 (13) 사이의 라인 (L1) 의 대응하는 영역의 일부분에 삽입된다 (즉, 이러한 부분의 2 부분사이에 개재된다). 이와 유사하게, 양의 온도계수를 갖는 PTC 서미스터 (19) 가 제 1 전극 (11) 과 제 4 전극 (14) 사이의 라인 (L2) 의 대응하는 것의 일부분에 삽입된다 (즉, 이러한 부분의 2 부분사이에 개재된다).
도 23a 는 사이리스터 서지 보호기 (10) 의 전극 (11) 과 전극 (12) 사이의 부분의 횡방향에서의 V-I 특성을 나타낸 것이다. 도 23b 는 전극 (11 또는 12) 과 전극 (15) 사이의 부분의 종방향에서의 V-I 특성을 나타낸 것이다. 도 24a 는 사이리스터 서지 보호기 (10) 의 전극 (13) 과 전극 (14) 사이의 부분의 횡방향에서의 V-I 특성을 나타낸 것이다. 도 24b 는 전극 (13 또는 14) 과 전극 (16) 사이의 부분의 종방향에서의 V-I 특성을 나타낸 것이다. 도 14 에 나타낸 브레이다운 전압 (Vbd2) 은 트리거 영역 (17) (도 25 참조) 에 의해 도 23 에 나타낸 브레이크다운 전압 (Vbd1) 의 값보다 더 낮은 값으로 설정된다.
양의 과전압 서지가 라인 (L2) 에 인가되는 경우에, 이 인가 전압이 브레이크다운 전압 (Vbd2) 보다 더 높게 되면, 먼저, 전극 (14) 및 전극 (16) 이 도통된다. 따라서, 전자회로 (30) 이 보호되게 된다. 만약, 브레이크다운 전압 (Vbd2) 을 초과하는 비정상 전압이 장기간 인가되게 되면, 서미스터 (19) 가 열을 발생하여 저항값이 상승하게 된다. 따라서, 퍼텐셜 차이가 라인 (L2) 과 접지 (G) 사이에 유발된다. 그 결과, 만약 비정상 전압이 전극 (11 및 15) 사이의 브레이크다운 전압 (Vbd1) 을 초과하게 되면, 전극 (11 및 15) 가 도통하여, 서미스터 (19) 가 손상되는 것이 방지되게 된다.
이와 반대로, 음의 전압이 라인 (L1) 에 인가되는 경우에는, 도 24b 의 V-I 특성에 나타낸 바와 같이, 전극 (13 및 16) 사이의 pn 접합구조가 즉시 도통한다. 이 도통의 결과, 전자회로 (30) 이 보호되게 된다. 또한, 만약 음의 전압이 장기간 인가되게 되면, 서미스터 (19) 가 열을 발생하여 저항값이 상승한다. 따라서, 라인 (L1) 과 접지 (G) 사이에 퍼텐셜 차이가 유발된다. 그 결과, 만약 비정상 전압이 전극 (12 및 15) 사이의 브레이크다운 전압 (Vbd1) 을 초과하게 되면, 전극 (11 및 15) 이 도통하여, 서미스터 (18) 가 손상되는 것이 방지되게 된다.
또한, 서지가 라인 (L1) 과 접지 (G) 사이의 부분 및 라인 (L2) 과 접지 (G) 사이의 부분에 각각 유입하는 경우에는, 시간의 이동에 의해, 사이리스터 동작이 전극 (13 및 14) 사이의 라인 (L1및 L2) 의 부분에서 행해진다. 따라서, 서지가 흡수되게 된다. 만약, 이 서지가 계속 유입되게 되면, 사이리스터 동작이, 서미스터 (18 및 19) 를 보호할 수 있도록, 전극 (11 및 12) 사이의 라인 (L1및 L2) 의 부분에서 행해진다. 따라서, 서지가 흡수되게 된다.
이상 설명한 바와 같이, 종래 장치를 이용하는 경우에는, 2개의 2단자 서지 보호기가 라인 (L1) 과 접지 (G) 사이의 점과, 라인 (L2) 과 접지 (G) 사이의 점에 각각 접속되며, 라인 (L1및 L2) 이 SLIC 용 IC 와 같은 전자회로에 접속된다. 그러나, 본 발명의 일면에 따르면, 2개의 2단자 서지 보호기 대신에, 단일 3단자 서지 보호기가 접속된다. 따라서, 종래 보호기에서 발생된, 서지 보호기들중의 특성 변화에 기인하는 단점이 제거되게 된다. 그 결과, 서지가 라인 (L1) 과 접지 (G) 사이의 점과, 라인 (L2) 과 접지 (G) 사이의 점의 양자에 유입하는 경우에, 본 발명의 서지 발생기의 양 사이리스터는 거의 동시에 동작하여 서지를 흡수한다.
또한, 비록 라인 (L1및 L2) 의 품질 변화되는, 즉 라인 품질이 균일하지 않은 경우에, 동시에 발생된 서지가 제 1 및 제 2 전극에 시간을 두고 도달하는 하더라도, 전자회로가 보호된다. 이는, 제 1 전극과 제 2 전극 사이의 부분이 쌍방향 사이리스터를 갖도록 형성됨으로써, 사이리스터 동작이 라인 L1과 L2사이에서 행해져, 서지가 흡수되기 때문이다. 또한, 제 1 전극과 제 2 전극 사이에 형성된 쌍방향 사이리스터 구조로 인해, 본 발명의 서지 보호기는 2개의 전극들, 즉 제 1 전극과 제 2 전극간의 부분, 즉 적당한 동작 전압, 유지전류 및 서지 허용차를 가지면서도, 그 동작의 지연이 없고, 서지 보호기가 파괴 또는 손상되는 것이 방지되는 이점이 있다.
비록, SLIC 용 IC와 같은 전자회로에 라인 (L1및 L2) 가 접속된, 종래의 장치를 이용하는 경우에, 라인 (L1) 과 접지 (G) 사이의 점과, 라인 (L2) 과 접지 (G) 사이의 점에 각각 2개의 2단자 서지 보호기가 접속되더라도, 종래 보호기에서 발생되는 서지 보호기중의 특성변화가, 그 2개의 2단자 서지 보호기 대신에 단일 3단자 서지 보호기가 접속되는, 본 발명의 또다른 측면에 따른 본 발명의 서지 보호기에 의해 제거된다. 그 결과, 서지가 라인 (L1) 과 접지 (G) 사이의 점과, 라인 (L2) 과 접지 (G) 사이의 점의 양자에 유입하는 경우에, 본 발명의 서지 발생기의 양 사이리스터는 거의 동시에 동작하여 서지를 흡수한다.
또한, 종래의 서지 보호기를 이용하는 경우, 라인 (L1및 L2) 가 전자회로에 접속될 때 동작 전압이 서로 다른 2개의 2단자 서지 보호기가 전자회로의 선단에 접속된다. 그러나, 본 발명의 또 다른 측면에 따른 서지 보호기를 사용하는 경우에는, 2개의 종래의 3단자 서지 보호기 대신에 단일 3단자 서지보호기가 접속된다. 이는 보호기의 보호회로로의 조입을 용이하게 할 뿐만아니라 서지 보호기의 제품 및 제고품 관리를 용이하게 한다.
이상 본 발명의 바람직한 실시예를 설명하였지만, 본 발명은 이에 한정되지 않으며, 당해분야의 전문가는 본 발명의 범주로부터 일탈함이 없이 다른 변형예를 명백히 알 수 있는 것으로 이해되어야 한다.
따라서, 본 발명의 범주는 첨부된 청구범위에 의해서만 결정되어야 한다.

Claims (17)

  1. 복수개의 pnpn 또는 npnp 사이리스터, 정면상에 제공된 제 1 및 제 2 전극 (11,12), 및 후면상에 제공된 제 3 전극 (13)을 구비하며,
    상기 제 1 전극 (11) 및 상기 제 3 전극 (13) 간의 영역의 일부는 사이리스터 구조를 갖도록 형성되며,
    상기 제 1 전극 (11) 및 상기 제 3 전극 (13) 간의 상기 영역의 다른 부분은 pn 접합 구조를 갖도록 형성되며,
    상기 제 2 전극 (12) 및 상기 제 3 전극 (13) 간의 영역의 일부는 사이리스터 구조를 갖도록 형성되며,
    상기 제 2 전극 (12) 및 상기 제 3 전극 (13) 간의 상기 영역의 다른 부분은 pn 접합 구조를 갖도록 형성되며,
    상기 제 1 전극 (11) 및 상기 제 2 전극 (12) 간의 영역은 쌍방향 사이리스터 구조를 갖도록 형성되는 것을 특징으로 하는 서지 보호소자.
  2. 제 1 항에 있어서,
    기판인 n형 또는 p형 제 1 반도체 층 (n10);
    상기 제 1 반도체 층 (n10) 의 정면에 형성되되, 그로부터 노출되고 서로 이격되도록 형성된, 한 쌍의 p형 또는 n형 제 2 및 제 3 반도체 층 (p20, p30);
    상기 제 2 및 제 3 반도체 층 (p20, p30) 의 외측면에 형성되되, 그로부터 노출되고 상기 제 2 및 제 3 반도체 층 (p20, p30) 에 의하여 각각 둘러싸이도록 형성된, n형 또는 p형 제 4 반도체 층 (n40, n40);
    상기 제 1 반도체 층 (n10) 의 후면에 형성되되, 그로부터 노출되고 상기 제 4 반도체 층 (n40, n40) 과 마주보도록 형성된, 제 5 반도체 층 (n50, n50); 및
    상기 제 1 반도체 층 (n10) 의 후면에 형성되되, 그로부터 노출되고 상기 제 2 및 제 3 반도체 층 (p20, p30) 과 각각 마주보도록 형성된, 제 6 반도체 층 (n60, n60) 을 더 구비하며,
    상기 제 1 전극 (11)은, 상기 제 2 및 제 4 반도체 층의 외측면에서, 상기 제 2 반도체 층 (p20) 및 상기 제 2 반도체 층 (p20) 에 의하여 둘러싸인 상기 제 4 반도체 층 (n40) 을 단락시킴으로써 형성되며,
    상기 제 2 전극 (12) 은, 상기 제 3 및 제 4 반도체 층의 외측면에서, 상기 제 3 반도체 층 (p30) 및 상기 제 3 반도체 층 (p30) 에 의하여 둘러싸인 상기 제 4 반도체 층 (n40) 을 단락시킴으로써 형성되며,
    상기 제 3 전극 (13) 은, 상기 제 1 및 제 5 반도체 층의 외측면에서, 상기 제 5 반도체 층 (n50, n50) 및 상기 제 1 반도체 층 (n10) 을 단락시킴으로써 형성되는 것을 특징으로 하는 서지 보호소자.
  3. 제 1 항에 있어서,
    기판인 n형 또는 p형 제 1 반도체 층 (n10);
    상기 제 1 반도체 층 (n10) 의 정면에 형성되되, 그로부터 노출되고 서로 이격되도록 형성된, 한 쌍의 p형 또는 n형 제 2 및 제 3 반도체 층 (p21 +, p31 +);
    상기 제 2 반도체 층 (p21 +) 의 외측면에 형성되되, 그로부터 노출되고 상기 제 2 반도체 층 (p21 +) 에 의하여 각각 둘러싸이도록 형성된, n형 또는 p형 제 4 반도체 층 (n41 +) 및 n형 또는 p형 반도체 층 (p22 +);
    상기 제 3 반도체 층 (p31 +) 의 외측면에 형성되되, 그로부터 노출되고 상기 제 3 반도체 층 (p31 +) 에 의하여 각각 둘러싸이도록 형성된, n형 또는 p형 제 4 반도체 층 (n42 +) 및 p형 또는 n형 반도체 층 (p32 +);
    상기 제 1 반도체 층 (n10) 의 후면에 형성되되, 그로부터 노출되고 서로 이격하도록 형성된, 한 쌍의 p형 또는 n형 제 5 반도체 층 (p51 +, p51 +) 및 한 쌍의 n형 또는 p형 제 6 반도체 층 (p61 +, p61 +); 및
    상기 제 5 반도체 층 (n51 +, n51 +) 쌍의 정면에 형성되되, 그로부터 노출되고 상기 제 5 반도체 층 (n51 +, n51 +) 에 의하여 각각 둘러싸이도록 형성된, p형 또는 n형 반도체 층 (n52 ++, n52 ++) 을 더 구비하며,
    상기 제 1 전극 (11) 은, 상기 제 2 및 제 4 반도체 층의 외측면에서, 상기 제 2 반도체 층 (p21 +) 에 의하여 둘러싸인 상기 반도체 층 (p22 +), 상기 제 2 반도체 층 (p21 +), 및 상기 제 4 반도체 층 (n41 +) 을 단락시킴으로써 형성되며,
    상기 제 2 전극 (12) 은, 상기 제 2 및 제 4 반도체 층의 외측면에서, 상기 제 3 반도체 층 (p31 +) 에 의하여 둘러싸인 반도체 층 (p32 +), 상기 제 3 반도체 층 (p31 +), 및 상기 제 4 반도체 층 (n41 +) 을 단락시킴으로써 형성되며,
    상기 제 3 전극 (13) 은, 상기 반도체 층들의 외측표면에서, 상기 한쌍의 제 5 반도체 층 (p51 +, p51 +), 상기 반도체 층 (p52 ++, p52 ++), 및 상기 한쌍의 제 6 반도체 층 (p61 +, p61 +) 을 서로 단락시킴으로써 형성되는 것을 특징으로 하는 서지 보호소자.
  4. 제 2 항 또는 제 3 항에 있어서,
    제 2 반도체 층 (p20또는 p21 +) 및 제 3 반도체 층 (p30또는 p31 +) 사이의 거리 (W1) 는, 제 5 반도체 층 (p50또는 p51 +) 및 상기 제 5 반도체 층 (p50또는 p51 +) 과 마주보는 제 2 반도체 층 (p20또는 p21 +) 사이의 거리 (W2), 및 제 5 반도체 층 (p50또는 p51 +) 및 상기 제 5 반도체 층 (p50또는 p51 +) 과 마주보는 제 3 반도체 층 (p30또는 p31 +) 사이의 거리 (W3) 각각의, 이하인 것을 특징으로 하는 서지 보호소자.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 전극 (11) 및 상기 제 2 전극 (12) 간의 영역은 과전압에 대해 펀치쓰루 동작을 수행하도록 구성된 것을 특징으로 하는 서지 보호소자.
  6. 제 2 항 또는 3 항에 있어서,
    상기 제 1 반도체 층 (n10) 과 도전형이 동일한 제 7 반도체 층 (n70) 은, 상기 제 1 반도체 층 (n10) 보다 불순물농도가 더 높으며, 상기 제 1 반도체 층 (n10) 의 일측면상에 형성되는 것을 특징으로 하는 서지 보호소자.
  7. 제 6 항에 있어서,
    상기 제 7 반도체 층 (n70) 은, 상기 제 2 및 제 3 반도체 층 (p20, p30또는 p21 +, p31 +) 보다 더 두꺼우며, 상기 제 2 및 제 3 반도체 층 (p20, p30또는 p21 +, p31 +) 을 둘러싸는 것을 특징으로 하는 서지 보호소자.
  8. 제 6 항에 있어서,
    상기 제 7 반도체 층 (n70) 은, 상기 제 2 및 제 3 반도체 층 (p20, p30또는 p21 +, p31 +) 보다 더 얇으며, 제 2 및 제 3 반도체 층 (p20, p30또는 p21 +, p31 +) 을 둘러싸며, 상기 제 2 및 제 3 반도체 층 (p20, p30또는 p21 +, p31 +) 으로하여금 상기 제 1 반도체 층 (n10) 과 접촉하도록 하는 것을 특징으로 하는 서지 보호소자.
  9. 복수개의 pnpn 또는 npnp 사이리스터, 정면상에 제공된 제 1 및 제 2 전극 (11,12), 및 후면상에 제공된 제 3 전극 (13) 을 구비한 쌍방향 서지 보호소자로서,
    상기 제 1 전극 (11) 및 상기 제 3 전극 (13) 간의 영역, 상기 제 2 전극 (12) 및 상기 제 3 전극 (13) 간의 영역, 및 상기 제 1 전극 (11) 및 상기 제 2 전극 (12) 간의 영역은 쌍방향 사이리스터 구조인 것을 특징으로 하는 쌍방향 서지 보호소자.
  10. 제 9 항에 있어서,
    기판인 n형 또는 p형 제 1 반도체 층 (n10);
    상기 제 1 반도체 층 (n10) 의 정면에 형성되되, 그로부터 노출되고 서로 이격되도록 형성된, 한 쌍의 p형 또는 n형 제 2 및 제 3 반도체 층 (p20, p30);
    상기 제 2 및 제 3 반도체 층 (p20, p30) 의 외측면에 형성되되, 그로부터 노출되고 상기 제 2 및 제 3 반도체 층 (p20, p30) 에 의하여 각각 둘러싸이도록 형성된, n형 또는 p형 제 4 반도체 층 (n40, n40);
    상기 제 1 반도체 층 (n10) 의 후면에 형성되되, 그로부터 노출되고 상기 제 2 및 제 3 반도체 층 (p20, p30) 과 마주보도록 형성된, 단일 p형 또는 n형 제 5 반도체 층 (p50); 및
    상기 제 5 반도체 층 (p50) 의 상기 외측면에 형성되되, 그로부터 노출되고 상기 제 4 반도체 층 (n40, n40) 에 의하여 각각 마주보지 않도록 형성된, 한 쌍의 n형 또는 p형 반도체 층 (n60, n60) 을 더 구비하며,
    상기 제 1 전극 (11) 은, 상기 제 2 및 제 4 반도체 층의 외측면에서, 상기 제 2 반도체 층 (p20) 에 의하여 둘러싸인 상기 제 2 반도체 층 (p20) 및 상기 제 4 반도체 층 (n40) 을 단락시킴으로써 형성되며,
    상기 제 2 전극 (12) 은, 상기 제 3 및 제 4 반도체 층의 외측면에서, 상기 제 3 반도체 층 (p30) 및 상기 제 3 반도체 층 (p30) 에 의하여 둘러싸인 상기 제 4 반도체 층 (n40) 을 단락시킴으로써 형성되며,
    상기 제 3 전극 (13) 은, 상기 제 5 및 제 6 반도체 층의 외측면에서, 상기 제 5 반도체 층 (p50) 및 상기 한쌍의 제 6 반도체 층 (p60, p60) 을 단락시킴으로써 형성되는 것을 특징으로 하는 쌍방향 서지 보호소자.
  11. 제 9 항에 있어서,
    기판인 n형 또는 p형 제 1 반도체 층 (n10);
    상기 제 1 반도체 층 (n10) 의 정면에 형성되되, 그로부터 노출되고 서로 이격되도록 형성된, 한 쌍의 p형 또는 n형 제 2 및 제 3 반도체 층 (p21 +, p31 +);
    상기 제 2 반도체 층 (p21 +) 의 외측면에 형성되되, 그로부터 노출되고 상기 제 2 반도체 층 (p21 +) 에 의하여 각각 둘러싸이도록 형성된, n형 또는 p형 제 4 반도체 층 (n41 +) 및 p형 또는 n형 반도체 층 (p22 +);
    상기 제 3 반도체 층 (p31 +) 의 외측면에 형성되되, 그로부터 노출되고 상기 제 3 반도체 층 (p31 +) 에 의하여 각각 둘러싸이도록 형성된, n형 또는 p형 제 4 반도체 층 (n42 +) 및 p형 또는 n형 반도체 층 (p32 +);
    상기 제 1 반도체 층 (n10) 의 후면에 형성되되, 그로부터 노출되고 상기 제 2 및 제 3 반도체 층 (p21 +, p31 +) 과 마주보도록 형성된, 단일 p형 또는 n형 제 5 반도체 층 (p51 +);
    상기 제 5 반도체 층 (p51 +) 의 외측면에 형성되되, 그로부터 노출되고 상기 제 4 반도체 층 (n41 +, n42 +) 과 각각 마주보도록 형성된, 한 쌍의 p형 또는 n형 반도체 층 (n52 ++, n52 ++); 및
    상기 제 5 반도체 층 (p51 +) 의 외측면에 형성되되, 그로부터 노출되고 상기 반도체 층 (p22 ++, p32 ++) 과 마주보도록 형성된, 한 쌍의 p형 또는 n형 제 6 반도체 층 (n61 +, n61 +) 을 구비하며,
    상기 제 1 전극 (11) 은, 상기 제 2 및 제 4 반도체 층의 외측면에서, 상기 제 2 반도체 층 (p21 +) 에 의하여 둘러싸인 상기 반도체 층 (p22 +), 상기 제 2 반도체 층 (p21 +) 및 상기 제 4 반도체 층 (n41 +) 을 단락시킴으로써 형성되며,
    상기 제 2 전극 (12) 은, 상기 제 2 및 제 4 반도체 층의 외측표면에서, 상기 제 3 반도체 층 (p31 +) 에 의하여 둘러싸인 반도체 층 (p32 +), 상기 제 3 반도체 층 (p31 +), 및 상기 제 4 반도체 층 (n42 +) 을 단락시킴으로써 형성되며,
    상기 제 3 전극 (13) 은, 상기 반도체 층들의 외측표면에서, 상기 제 5 반도체 층 (p51 +) 및 상기 반도체 층 (p52 ++, n61 +) 을 서로 단락시킴으로써 형성되는 것을 특징으로 하는 쌍방향 서지 보호소자.
  12. 제 10 또는 11 항에 있어서,
    제 2 반도체 층 (p20또는 p21 +) 및 제 3 반도체 층 (p30또는 p31 +) 사이의 거리 (W1) 는, 제 5 반도체 층 (p50또는 p51 +) 및 상기 제 5 반도체 층 (p50또는 p51 +) 과 마주보는 제 2 반도체 층 (p20또는 p21 +) 사이의 거리 (W2), 및 제 5 반도체 층 (p50또는 p51 +) 및 상기 제 5 반도체 층 (p50또는 p51 +) 과 마주보는 제 3 반도체 층 (p30또는 p31 +) 사이의 거리 (W3) 각각의, 이하인 것을 특징으로 하는 쌍방향 서지 보호소자.
  13. 제 9 항 내지 11 항 중 한 항에 있어서,
    상기 제 1 전극 (11) 및 상기 제 2 전극 (12) 간의 영역은, 과전압에 대해 펀치쓰루 동작을 수행하도록 구성된 것을 특징으로 하는 쌍방향 서지 보호소자.
  14. 제 10 항 또는 11 항에 있어서,
    상기 제 1 반도체 층 (n10) 과 도전형이 동일한 제 7 반도체 층 (n70) 은, 상기 제 1 반도체 층 (n10) 보다 불순물농도가 더 높으며, 상기 제 1 반도체 층 (n10) 의 일측면상에 형성되는 것을 특징으로 하는 쌍방향 서지 보호소자.
  15. 제 14 항에 있어서,
    상기 제 7 반도체 층 (n70) 은, 상기 제 2 및 제 3 반도체 층 (p20, p30또는 p21 +, p31 +) 보다 더 두꺼우며, 제 2 및 제 3 반도체 층 (p20, p30또는 p21 +, p31 +) 을 둘러싸며, 상기 제 8 반도체 층 (n80) 은, 상기 제 5 반도체 층 (p50또는 p51 +) 보다 더 두꺼우며, 상기 제 5 반도체 층 (p50또는 p51 +) 을 둘러싸는 것을 특징으로 하는 쌍방향 서지 보호소자.
  16. 제 14 항에 있어서,
    상기 제 7 반도체 층 (n70) 은, 상기 제 2 및 제 3 반도체 층 (p20, p30또는 p21 +, p31 +) 보다 더 얇으며, 제 2 및 제 3 반도체 층 (p20, p30또는 p21 +, p31 +) 을 둘러싸며, 상기 제 2 및 제 3 반도체 층 (p20, p30또는 p21 +, p31 +) 으로하여금 상기 제 1 반도체 층 (n10) 과 접촉하도록 하며, 상기 제 8 반도체 층 (n80) 은, 상기 제 5 반도체 층 (p50또는 p51 +) 보다 더 두꺼우며, 상기 제 5 반도체 층 (p50또는 p51 +) 을 둘러싸며, 상기 제 2 및 제 3 반도체 층 (p20, p30또는 p21 +, p31 +) 으로하여금 상기 제 1 반도체 층 (n10) 과 접촉하도록 하는 것을 특징으로 하는 쌍방향 서지 보호소자.
  17. 복수개의 pnpn 또는 npnp 사이리스터, 정면상에 제공된 제 1, 제 2, 제 3, 및 제 4 전극 (11,12,13 및 14), 후면상에서 상기 제 1 및 제 2 전극과 마주보도록 제공된 제 5 전극 (15), 및 후면상에서 상기 제 3 및 제 4 전극과 마주보도록 제공된 제 6 전극 (16) 을 구비하며,
    상기 제 1 전극 (11) 및 상기 제 5 전극 (15) 간의 영역 및 상기 제 2 전극 (12) 및 상기 제 3 전극 (13) 간의 영역은, 사이리스터 접합구조를 갖도록 형성되며, 상기 제 3 전극 (13) 및 상기 제 6 전극 (16) 간의 영역의 일부 및 상기 제 4 전극 (14) 및 상기 제 6 전극 (16) 간의 영역의 일부는, pn 접합 구조를 갖도록 형성되며, 상기 제 3 전극 (13) 및 상기 제 6 전극 (16) 간의 상기 영역의 다른 부분 및 상기 제 4 전극 (14) 및 상기 제 6 전극 (16) 간의 상기 영역의 다른 부분은, 사이리스터 접합 구조를 갖도록 형성되며, 다른 부분의 내전압 보다 더 낮은 내전압을 갖는 트리거 영역 (17) 이, 상기 제 3 전극 (13) 및 상기 제 4 전극 (14) 사이의 순방향 내전압을 결정하는 접합부의 일부에 제공되는 것을 특징으로 하는 서지 보호소자.
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