KR19990020387A - Cell spacer formation method of flash Y pyrom - Google Patents

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Abstract

본 발명은 플래쉬 이이피롬(flash EEPROM)의 셀 스페이서(cell spacer) 형성 방법에 관한 것이다.The present invention relates to a method of forming a cell spacer of a flash EEPROM.

종래의 플래쉬 이이피롬의 셀 스페이서는 서멀 옥시데이션(thermal oxidation) 또는 MTO 방식으로 옥사이드막(oxide film)을 형성하고, 그 위에 나이트라이드(nitride)를 증착한 후, 스페이서 식각공정 및 옥사이드 제거공정으로 형성하였으나, 서멀 옥사이드막이 과도하게 성장될 경우 게이트 길이의 감소를 초래하였으며, MTO막은 높은 식각율로 인하여 옥사이드 제거공정시 스페이서 나이트라이드막 밑에 언더 컷을 유발시켜 항복 전압 특성이 열악해지는 문제점이 있다.Conventional flash ypyrom cell spacer is formed by forming an oxide film by thermal oxidation (thermal oxidation) or MTO method, depositing nitride on it, and then spacer etching and oxide removal process However, when the thermal oxide film is excessively grown, the gate length is reduced, and the MTO film has a problem in that the breakdown voltage characteristic is deteriorated by causing an undercut under the spacer nitride film during the oxide removal process due to the high etching rate.

이를 해결하기 위하여 서멀 옥시데이션 또는 MTO 방식으로 옥사이드막을 형성하고, 그 위에 나이트라이드막을 형성하되, 버퍼층(buffer layer)으로 옥사이드막과나이트라이드막 사이에 옥시나이트라이드막(oxynitride film)을 형성한다. 서멀 옥사이드막은 얇게 형성된다.In order to solve this problem, an oxide film is formed by thermal oxidation or MTO, and a nitride film is formed thereon, and an oxynitride film is formed between the oxide film and the nitride film as a buffer layer. The thermal oxide film is formed thin.

Description

플래쉬 이이피롬의 셀 스페이서 형성 방법Cell spacer formation method of flash Y pyrom

본 발명은 플래쉬 이이피롬(flash EEPROM)의 셀 스페이서(cell spacer) 형성 방법에 관한 것으로, 특히 서멀 옥시데이션(thermal oxidation)을 적용하여 셀 스페이서를 형성할 경우 발생되는 게이트 길이의 감소와 MTO(Medium Temperature Oxide)를 적용하여 셀 스페이서를 형성할 경우 발생되는 항복 전압 특성 저하를 방지할 수 있는 플래쉬 이이피롬의 셀 스페이서 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a cell spacer of a flash EEPROM, and more particularly, to reducing gate length and MTO (Medium) when a cell spacer is formed by applying thermal oxidation. The present invention relates to a method of forming a cell spacer of a flash Y pyrom capable of preventing degradation of breakdown voltage characteristics generated when a cell spacer is formed by applying a temperature oxide.

도 1(a) 내지 도 1(d)는 종래의 제 1실시 예에 따른 스플릿 게이트(split gate)형 플래쉬 이이피롬의 셀 스페이서 형성 방법을 설명하기 위한 소자의 단면도이다.1 (a) to 1 (d) are cross-sectional views of a device for explaining a method of forming a cell spacer of a split gate type flash Y pyrom according to a first embodiment of the present invention.

도 1(a)에 도시된 바와 같이, 증착공정 및 자기정렬 식각공정을 통해 반도체기판(101)의 선택된 부분에 터널 옥사이드막(103), 플로팅 게이트(104), 유전체막(105), 콘트롤 게이트(106) 및 캡 옥사이드막(107)이 순차적으로 적층된 스택 게이트(stack gate) 구조를 형성한다. 플로팅 게이트(104) 및 콘트롤 게이트(106)는 도프트 폴리실리콘(doped ploysilicon)으로 형성된다. 일반적으로 콘트롤 게이트(106)는 플로팅 게이트(104)보다 불순물이 더 많이 도핑된 폴리실리콘으로 형성된다.As shown in FIG. 1A, the tunnel oxide film 103, the floating gate 104, the dielectric film 105, and the control gate are formed in selected portions of the semiconductor substrate 101 through a deposition process and a self-aligned etching process. A stack gate structure in which the 106 and the cap oxide film 107 are sequentially stacked is formed. Floating gate 104 and control gate 106 are formed of doped polysilicon. In general, the control gate 106 is formed of polysilicon doped with more impurities than the floating gate 104.

도 1(b)에 도시된 바와 같이, 플로팅 게이트(104), 콘트롤 게이트(106) 및 반도체 기판(101) 각각의 노출된 부분에 서멀 옥사이드막(108)이 서멀 옥시데이션 방식으로 성장된다. 서멀 옥사이드막(108)을 포함한 전체 구조상에 나이트라이드막(109)이 형성된다.As shown in FIG. 1B, a thermal oxide film 108 is grown in a thermal oxidization manner on exposed portions of each of the floating gate 104, the control gate 106, and the semiconductor substrate 101. The nitride film 109 is formed over the entire structure including the thermal oxide film 108.

도 1(c)에 도시된 바와 같이, 나이트라이드막(109)을 플라즈마 식각 공정으로 식각하여 스페이서 나이트라이드막(109a)이 형성된다. 이후 옥사이드 식각공정으로 서멀 옥사이드막(108)의 노출된 부분을 식각하여 플로팅 게이트(104)와 콘트롤 게이트(106)가 적층된 스택 게이트의 측벽에 스페이서 나이트라이드막(109a)과 서멀 옥사이드막(108)으로 된 셀 스페이서가 형성된다.As shown in FIG. 1C, the nitride layer 109 is etched by a plasma etching process to form a spacer nitride layer 109a. Thereafter, the exposed portions of the thermal oxide film 108 are etched by an oxide etching process, and the spacer nitride film 109a and the thermal oxide film 108 are formed on the sidewalls of the stack gate in which the floating gate 104 and the control gate 106 are stacked. Cell spacers are formed.

도 1(d)에 도시된 바와 같이, 노출된 반도체 기판(101) 상부에 셀렉트 게이트 옥사이드막(110)을 형성한 후 전체 구조 상부에 도프트 폴리실리콘 증착 및 패터닝 공정으로 셀렉트 게이트(111)가 형성된다.As shown in FIG. 1D, after forming the select gate oxide layer 110 on the exposed semiconductor substrate 101, the select gate 111 is formed by a doped polysilicon deposition and patterning process on the entire structure. Is formed.

이와 같은 종래의 제 1실시 예는 다음과 같은 문제가 있다.This conventional first embodiment has the following problems.

첫째, 플로팅 게이트(104)와 콘트롤 게이트(106)는 도프트 폴리실리콘으로 형성되기 때문에 서멀 옥시데이션 방식으로 형성되는 서멀 옥사이드막(108)은 과도하게 성장될 가능성이 있다. 예를 들어, 테스트 웨이퍼에서 150Å 타겟으로 서멀옥시데이션을 실시할 경우 플로팅 게이트(104)는 약 220Å, 콘트롤 게이트(106)는 약 450Å 정도 옥시데이션된다. 그러므로 플로팅 게이트(104)와 콘트롤 게이트(106)의 길이가 각각 120Å, 250Å 정도 감소하게 될 뿐만 아니라, 플로팅 게이트(104)와 콘트롤 게이트(106) 사이의 커플링 비(coupling rate)가 줄어들게 된다. 이러한 문제점은 소자의 고집적화 실현을 저해하는 요인으로 작용된다.First, since the floating gate 104 and the control gate 106 are formed of doped polysilicon, the thermal oxide film 108 formed by the thermal oxidation method may be excessively grown. For example, when thermal oxidation is performed to a 150 kHz target on a test wafer, the floating gate 104 is oxidized about 220 kHz and the control gate 106 about 450 kHz. Therefore, the lengths of the floating gate 104 and the control gate 106 are reduced by about 120 μs and 250 μs, respectively, and the coupling ratio between the floating gate 104 and the control gate 106 is reduced. This problem acts as a deterrent to the high integration of the device.

둘째, 나이트라이드막(109)의 플라즈마 식각시 나이트라이드막 꼬리(tail)를 형성하게 되어 식각율이 떨어지게 된다. 나이트라이드막 꼬리는 서멀 옥사이드막(108)을 형성하기 위한 서멀 옥시데이션 공정시 플로팅 게이트(104), 유전체막(105) 및 콘트롤 게이트(106) 각각에서 옥사이드의 성장이 달라 굴곡진 프로파일(profile)로 형성되기 때문에 발생되거나, 또한 지오메트리(geometry)에 다른 필드의 분산에 의해서도 발생된다.Second, during the plasma etching of the nitride film 109, the nitride film tail is formed, so that the etching rate decreases. The nitride film tail has a curved profile due to different oxide growth in the floating gate 104, the dielectric film 105, and the control gate 106 during the thermal oxidization process for forming the thermal oxide film 108. Or because of the dispersion of other fields in the geometry.

상기와 같은 문제점을 해결하기 위해 MTO 방식을 셀 스페이서 형성공정에 적용하는데, 종래의 제 2실시 예에 따른 스플릿 게이트형 플래쉬 이이피롬의 셀 스페이서 형성 방법을 순서적으로 도시한 도 2(a) 내지 도 2(d)를 참조하여 설명하면 다음과 같다.In order to solve the above problems, the MTO method is applied to a cell spacer forming process. FIG. 2 (a) to FIG. 2 which illustrate a method of forming a cell spacer of a split gate type flash Y pyrom according to a second embodiment of the present invention. A description with reference to FIG. 2 (d) is as follows.

도 2(a)에 도시된 바와 같이, 증착공정 및 자기정렬 식각공정을 통해 반도체기판(201)의 선택된 부분에 터널 옥사이드막(203), 플로팅 게이트(204), 유전체막(205), 콘트롤 게이트(206) 및 캡 옥사이드막(207)이 순차적으로 적층된 스택 게이트 구조를 형성한다. 플로팅 게이트(204) 및 콘트롤 게이트(206)는 도프트 폴리실리콘으로 형성된다. 일반적으로 콘트롤 게이트(206)는 플로팅 게이트(204) 보다 불순물이 더 많이 도핑된 폴리실리콘으로 형성된다.As shown in FIG. 2 (a), the tunnel oxide film 203, the floating gate 204, the dielectric film 205, and the control gate are formed in selected portions of the semiconductor substrate 201 through a deposition process and a self-aligned etching process. A stack gate structure in which 206 and the cap oxide film 207 are sequentially stacked is formed. Floating gate 204 and control gate 206 are formed of doped polysilicon. In general, the control gate 206 is formed of polysilicon doped with more impurities than the floating gate 204.

도 2(b)에 도시된 바와 같이 전체 구조에 MTO를 이용한 MTO막(209)을 형성한다. 그리고 전면에 나이트라이드막(209)을 증착한다.As shown in FIG. 2 (b), an MTO film 209 using MTO is formed in the overall structure. The nitride film 209 is deposited on the entire surface.

도 2(b)에 도시된 바와 같이, 스택 게이트 구조를 포함한 전체 상부에 MTO 방식으로 MTO막(208)이 형성된다. MTO막(208) 상부에 나이트라이드막(209)이 형성된다.As shown in FIG. 2 (b), the MTO film 208 is formed on the entire surface including the stack gate structure in an MTO manner. The nitride film 209 is formed on the MTO film 208.

도 2(c)에 도시된 바와 같이, 나이트라이드막(209)을 플라즈마 식각 공정으로 식각하여 스페이서 나이트라이드막(209a)이 형성된다. 이후 옥사이드 식각공정으로 MTO막(208)의 노출된 부분을 식각하여 플로팅 게이트(204)와 콘트롤 게이트(206)가 적층된 스택 게이트의 측벽에 스페이서 나이트라이드막(209a)과 서멀 옥사이드막(208)으로 된 셀 스페이서가 형성된다.As shown in FIG. 2 (c), the spacer nitride layer 209a is formed by etching the nitride layer 209 by a plasma etching process. Thereafter, the exposed portions of the MTO layer 208 are etched by an oxide etching process, and the spacer nitride layer 209a and the thermal oxide layer 208 are formed on sidewalls of the stack gate in which the floating gate 204 and the control gate 206 are stacked. Cell spacers are formed.

도 2(d)에 도시된 바와 같이, 노출된 반도체 기판(201) 상부에 셀렉트 게이트 옥사이드막(210)을 형성한 후 전체 구조 상부에 도프트 폴리실리콘 증착 및 패터닝 공정으로 셀렉트 게이트(211)가 형성된다.As shown in FIG. 2 (d), after the select gate oxide layer 210 is formed on the exposed semiconductor substrate 201, the select gate 211 is formed by doping polysilicon deposition and patterning on the entire structure. Is formed.

상기한 종래의 제 2실시 예에 의하면, 셀 스페이서를 형성하기 위해 MTO 방식으로 형성되는 MTO막(208)은 옥사이드 식각공정시 높은 식각율 때문에 스페이서 나이트라이드막(209a) 밑에 언더 컷(under cut)이 발생되고, 이언더 컷 부분에 셀렉트 게이트(211)용 도프트 폴리실리콘이 채워져 항복 전압(breakdown voltage) 특성이 열악해진다.According to the above-described second embodiment, the MTO film 208 formed by the MTO method to form the cell spacer is under cut under the spacer nitride film 209a due to the high etching rate during the oxide etching process. Is generated, and the undercut portion is filled with doped polysilicon for the select gate 211, resulting in poor breakdown voltage characteristics.

따라서, 본 발명은 서멀 옥시데이션을 적용하여 셀 스페이서를 형성할 경우 발생되는 게이트 길이 및 커플링 비의 감소와 MTO를 적용하여 셀 스페이서를 형성할 경우 발생되는 항복 전압 특성 저하을 방지하여 소자의 신뢰성 및 고집적화를 실현할 수 있는 플래쉬 이이피롬의 셀 스페이서 형성 방법을 제공함에 그 목적이 있다.Accordingly, the present invention prevents the reduction of the gate length and coupling ratio generated when thermal cell oxidization is applied to form the cell spacer and the degradation of the breakdown voltage characteristic generated when the cell spacer is formed by applying MTO. It is an object of the present invention to provide a method for forming a cell spacer of flash Y pyrom capable of realizing high integration.

이러한 목적을 달성하기 위한 본 발명은 반도체 기판의 선택된 영역에 플로팅 게이트와 콘트롤 게이트가 적층된 스택 게이트를 형성한 후, 상기 스택 게이트를 포함한 전체 상부에 옥시나이트라이드막을 형성하는 단계와, 상기 옥시나이트라이드막 상부에 나이트라이드막을 형성하는 단계와, 상기 나이트라이드막을 식각하여 스페이서 나이트라이드막을 형성하는 단계와, 스페이서 나이트라이드막을 식각마스크로 한 식각공정으로 상기 옥시나이트라이드막의 노출된 부분을 식각하여 상기 옥시나이트라이드막 및 상기 스페이서 나이트라이드막으로 된 셀 스페이서를 형성하는 단계로 이루어지는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a stack gate in which a floating gate and a control gate are stacked in a selected region of a semiconductor substrate, and then an oxynitride film is formed over the entire stack including the stack gate. Forming a nitride film on the nitride film, etching the nitride film to form a spacer nitride film, and etching an exposed portion of the oxynitride film by an etching process using the spacer nitride film as an etching mask. And forming a cell spacer made of an oxynitride film and the spacer nitride film.

도 1(a) 내지 도 1(d)는 종래의 제 1실시 예에 따른 플래쉬 이이피롬의 셀 스페이서 형성 방법을 설명하기 위한 소자의 단면도.1A to 1D are cross-sectional views of a device for explaining a method of forming a cell spacer of a flash Y pyrom according to a first embodiment of the present invention.

도 2(a) 내지 도 2(d)는 종래의 제 2실시 예에 따른 플래쉬 이이피롬의 셀 스페이서 형성 방법을 설명하기 위한 소자의 단면도.2 (a) to 2 (d) are cross-sectional views of devices for explaining a method of forming a cell spacer of a flash Y pyrom according to a second embodiment of the present invention.

도 3(a) 내지 도 3(e)는 본 발명에 따른 플래쉬 이이피롬의 셀 스페이서 형성 방법을 설명하기 위한 소자의 단면도.3 (a) to 3 (e) are cross-sectional views of a device for explaining a method of forming a cell spacer of flash ypyrom according to the present invention.

도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings

101, 201, 301 : 반도체 기판103, 203, 303 : 터널 옥사이드막101, 201, 301: semiconductor substrate 103, 203, 303: tunnel oxide film

104, 204, 304 : 플로팅 게이트105, 205, 305 : 유전체막104, 204, 304: floating gate 105, 205, 305: dielectric film

106, 206, 306 : 콘트롤 게이트107, 207, 307 : 캡 옥사이드막106, 206, 306: control gates 107, 207, 307: cap oxide films

108, 308 : 서멀 옥사이드막208 : MTO막108, 308: thermal oxide film 208: MTO film

109, 209, 309 : 나이트라이드막109, 209, 309: nitride film

109a, 209a, 309a : 스페이서 나이트라이드막109a, 209a, 309a: spacer nitride film

110, 210, 310 : 셀렉트 게이트 옥사이드막110, 210, 310: Select gate oxide film

111, 211, 311 : 셀렉트 게이트312 : 옥시나이트라이드막111, 211, 311: Select gate 312: oxynitride film

이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 3(a) 내지 도 3(e)는 본 발명의 실시 예에 따른 스플릿 게이트형 플래쉬 이이피롬의 셀 스페이서 형성 방법을 설명하기 위한 소자의 단면도이다.3 (a) to 3 (e) are cross-sectional views of devices for explaining a method of forming a cell spacer of a split gate type flash ypyrom according to an embodiment of the present invention.

도 3(a)에 도시된 바와 같이, 증착공정 및 자기정렬 식각공정을 통해 반도체기판(301)의 선택된 부분에 터널 옥사이드막(303), 플로팅 게이트(304), 유전체막(305), 콘트롤 게이트(306) 및 캡 옥사이드막(307)이 순차적으로 적층된 스택 게이트 구조를 형성한다. 플로팅 게이트(304) 및 콘트롤 게이트(306)는 도프트 폴리실리콘으로 형성된다. 일반적으로 콘트롤 게이트(306)는 플로팅 게이트(304)보다 불순물이 더 많이 도핑된 폴리실리콘으로 형성된다.As shown in FIG. 3A, the tunnel oxide film 303, the floating gate 304, the dielectric film 305, and the control gate are formed in a selected portion of the semiconductor substrate 301 through a deposition process and a self-aligned etching process. A stack gate structure in which 306 and the cap oxide film 307 are sequentially stacked is formed. Floating gate 304 and control gate 306 are formed of doped polysilicon. In general, the control gate 306 is formed of polysilicon doped with more impurities than the floating gate 304.

도 3(b)에 도시된 바와 같이, 플로팅 게이트(304), 콘트롤 게이트(306) 및 반도체 기판(301) 각각의 노출된 부분에 서멀 옥사이드막(308)이 서멀 옥시데이션 방식으로 성장된다. 서멀 옥사이드막(308)은 30Å 이하의 두께로 형성된다. 서멀 옥시데이션 방식으로 서멀 옥사이드막(308)을 매우 얇게 형성할 수 있으므로 종래의 문제점인 게이트 길이의 손실을 최소화할 수 있으며, 직각 프로파일(vertical profile)을 얻을 수 있다.As shown in FIG. 3B, a thermal oxide film 308 is grown on the exposed portion of each of the floating gate 304, the control gate 306, and the semiconductor substrate 301 by thermal oxidization. The thermal oxide film 308 is formed to a thickness of 30 kPa or less. Since the thermal oxide film 308 can be formed very thin by the thermal oxidation method, the loss of the gate length, which is a conventional problem, can be minimized, and a vertical profile can be obtained.

도 3(c)에 도시된 바와 같이, 서멀 옥사이드막(308)이 형성된 후의 전체 구조 상부에 옥시나이트라이드막(312) 및 나이트라이드막(309)이 순차적으로 형성된다. 여기서 옥시나이트라이드막(312)은 나이트라이드막(309)과 폴리실리콘층(플로팅 게이트 및 콘트롤 게이트) 사이에서 스트레스의 버퍼로 사용될 수 있으며, 유전율과 유전 강도가 각각 4.77~6.12V/㎝와 5×106V/㎝ 이하로 매우 높아서 항복 전압 특성을 향상시킬 수 있고, 커플링 비에서도 이득을 볼 수 있다.As shown in FIG. 3C, the oxynitride film 312 and the nitride film 309 are sequentially formed on the entire structure after the thermal oxide film 308 is formed. In this case, the oxynitride film 312 may be used as a buffer for stress between the nitride film 309 and the polysilicon layer (floating gate and control gate), and have dielectric constants and dielectric strengths of 4.77˜6.12 V / cm and 5, respectively. It is very high, below 10 6 V / cm, so that the breakdown voltage characteristic can be improved, and the gain can be seen even in the coupling ratio.

도 3(d)는 나이트라이드막(309)을 건식 식각하여 스페이서 나이트라이드막(309a)를 형성한 단면도이다. 이때 반도체 기판(301)에 손상을 입히지 않을 만큼 충분히 과도 식각한다.3D is a cross-sectional view of the nitride nitride layer 309 by dry etching to form the spacer nitride layer 309a. At this time, the semiconductor substrate 301 is excessively etched sufficiently so as not to damage it.

도 3(e)에 도시된 바와 같이, 스페이서 나이트라이드막(309a)을 식각 마스크로 하여 BOE 용액을 사용한 식각공정으로 옥시나이트라이드막(312)의 노출된 부분과 서멀 옥사이드막(308)을 제거하여 얇은 서멀 옥사이드막(308), 옥시나이트라이드막(312) 및 스페이서 나이트라이드막(309a)으로 된 셀 스페이서가 형성된다. 노출된 반도체 기판(301) 상부에 셀렉트 게이트 옥사이드막(310)을 형성한 후 전체구조 상부에 도프트 폴리실리콘 증착 및 패터닝 공정으로 셀렉트 게이트(311)가 형성된다. BOE 용액에서 옥시나이트라이드는 옥사이드에 대한 식각율이 0.03~0.4 즉, 옥사이드가 1000Å/min 정도 식각될 때 옥시나이트라이드는 33~400Å/min 정도 식각된다.As shown in FIG. 3E, the exposed portion of the oxynitride film 312 and the thermal oxide film 308 are removed by an etching process using a BOE solution using the spacer nitride film 309a as an etching mask. Thus, a cell spacer made of a thin thermal oxide film 308, an oxynitride film 312 and a spacer nitride film 309a is formed. After the select gate oxide layer 310 is formed on the exposed semiconductor substrate 301, the select gate 311 is formed by doping polysilicon deposition and patterning on the entire structure. In the BOE solution, the oxynitride is etched at about 0.03 to 0.4, that is, when the oxide is etched at about 1000 mW / min, the oxynitride is about 33 to 400 mW / min.

상기한 바와 같이, 서멀 옥사이드막(308)을 얇게 형성하므로 플로팅 게이트(304) 및 콘트롤 게이트(306)의 측부가 옥시데이션으로 인한 손실이 없어 게이트 길이 및 커플링 비의 감소가 없어 소자의 신뢰성 향상 및 고집적화를 실현할 수 있다.As described above, since the thermal oxide film 308 is formed thin, the sides of the floating gate 304 and the control gate 306 do not lose due to oxidization, so that the gate length and the coupling ratio are not reduced, thereby improving device reliability. And high integration can be realized.

상술한 본 발명의 실시 예는 서멀 옥시데이션 방식에 옥시나이트라이드막을 적용하여 종래 제 1실시 예의 문제점을 해결하였지만, MTO 방식에 옥시나이트라이드막을 적용할 경우 종래 제 2실시 예의 문제점을 해결할 수 있다. 이를 간단히 설명하면 다음과 같다.The above-described embodiment of the present invention solves the problem of the first embodiment by applying the oxynitride film to the thermal oxidation method, but when the oxynitride film is applied to the MTO method, the problem of the second embodiment can be solved. This is briefly described as follows.

플로팅 게이트와 콘트롤 게이트가 적층된 스택 게이트 구조를 포함한 전체 상부에 MTO막, 옥시나이트라이드막 및 나이트라이드막을 순차적으로 형성한 후 나이트라이드막을 식각하여 스페이서 나이트라이드막을 형성하고, BOE 용액에서 옥시나이트라이드막 및 MTO막을 식각하여 MTO막, 옥시나이트라이드막 및 스페이서 나이트라이드막으로 된 셀 스페이서가 형성된다. 이때 BOE 용액에서 옥시나이트라이드는 옥사이드에 대한 식각율이 0.03~0.4 즉, 옥사이드가 1000Å/min 정도 식각될 때 옥시나이트라이드는 33~400Å/min 정도 식각되므로 종래 제 2실시 예의 문제점을 해결할 수 있다.MTO film, oxynitride film and nitride film are sequentially formed on the whole including the stacked gate structure in which the floating gate and the control gate are stacked, and then the nitride film is etched to form a spacer nitride film, and oxynitride in a BOE solution. The film and the MTO film are etched to form a cell spacer made of an MTO film, an oxynitride film and a spacer nitride film. In this case, the oxynitride in the BOE solution has an etching rate of 0.03 to 0.4, that is, when the oxide is etched at about 1000 kV / min, the oxynitride is etched at 33 to 400 kV / min, thus solving the problem of the second embodiment. .

한편, 전술한 본 발명의 실시 예에서, 서멀 옥시데이션으로 얇은 서멀 옥사이드막(308)을 형성하는 공정을 생략하고, 옥시나이트라이드막(312)을 바로 형성하여도 된다. 이는 옥시나이트라이드막(312)이 나이트라이드막(309)과 폴리실리콘층(플로팅 게이트 및 콘트롤 게이트) 사이에서 스트레스의 버퍼로 사용될 수 있으며, 유전율과 유전 강도가 각각 4.77~6.12V/㎝와 5×106V/㎝ 이하로 매우 높기 때문에 가능하다.Meanwhile, in the above-described embodiment of the present invention, the step of forming the thin thermal oxide film 308 by thermal oxidization may be omitted, and the oxynitride film 312 may be directly formed. This means that the oxynitride film 312 can be used as a buffer for stress between the nitride film 309 and the polysilicon layer (floating gate and control gate), and the dielectric constant and dielectric strength are 4.77 ~ 6.12V / cm and 5, respectively. This is possible because it is very high at 10 6 V / cm or less.

본 발명의 셀 스페이서 형성 원리는 옥시나이트라이드막을 적용하는 것이다.The principle of cell spacer formation of the present invention is to apply an oxynitride film.

이러한 원리는 본 발명의 실시 예인 플래쉬 이이피롬의 제조에만 국한 되는 것이 아니라, 반도체 소자의 제조공정시 도전성 패턴의 측부에 스페이서를 형성하는 모든 반도체 소자 즉, 비휘발성 메모리 셀(Non-Volatile Menory Cell) 및 휘발성 메모리 셀(Volatile Menory Cell) 등에 적용할 수 있다.This principle is not limited to the manufacture of the flash ypyrom, which is an embodiment of the present invention. And volatile memory cells.

상술한 바와 같이, 본 발명은 셀 스페이서 형성시 옥시나이트라이드막을 사용하므로써 다음과 같은 효과가 있다. 첫째, 서멀 옥시데이션 공정을 적용하여 얇은 서멀 옥사이드막을 형성하거나 서멀 옥시데이션 공정을 실시하지 않으므로써, 게이트 길이 손실과 커플링 비의 감소를 방지할 수 있어 소자의 고집적화에 기여할 수 있다. 둘째, 게이트의 직각 프로파일을 얻을 수 있어 소자의 신뢰성을 저하시키는 나이트라이드막 꼬리를 제거할 수 있으며, 셋째, MTO막이 나이트라이드막 밑으로 깊숙히 식각되는 것을 방지하여 항복 전압 특성을 확보할 수 있다.As described above, the present invention has the following effects by using an oxynitride film when forming a cell spacer. First, by applying a thermal oxidation process to form a thin thermal oxide film or not performing a thermal oxidation process, it is possible to prevent loss of gate length and reduction of coupling ratio, thereby contributing to high integration of the device. Second, the right angle profile of the gate can be obtained to remove the nitride film tail which reduces the reliability of the device. Third, the breakdown voltage characteristic can be secured by preventing the MTO film from being deeply etched under the nitride film.

Claims (4)

반도체 기판의 선택된 영역에 플로팅 게이트와 콘트롤 게이트가 적층된 스택 게이트를 형성한 후, 상기 스택 게이트를 포함한 전체 상부에 옥시나이트라이드막을 형성하는 단계와,Forming a stack gate in which a floating gate and a control gate are stacked in a selected region of the semiconductor substrate, and then forming an oxynitride film over the entire region including the stack gate; 상기 옥시나이트라이드막 상부에 나이트라이드막을 형성하는 단계와,Forming a nitride film on the oxynitride film; 상기 나이트라이드막을 식각하여 스페이서 나이트라이드막을 형성하는 단계와,Etching the nitride film to form a spacer nitride film; 스페이서 나이트라이드막을 식각마스크로 한 식각공정으로 상기 옥시나이트라이드막의 노출된 부분을 식각하여 상기 옥시나이트라이드막 및 상기 스페이서 나이트라이드막으로 된 셀 스페이서를 형성하는 단계로 이루어지는 것을 특징으로 하는 플래쉬 이이피롬의 셀 스페이서의 형성 방법.And etching the exposed portion of the oxynitride film to form a cell spacer made of the oxynitride film and the spacer nitride film by an etching process using a spacer nitride film as an etching mask. Method for forming cell spacers. 제 1항에 있어서,The method of claim 1, 상기 옥시나이트라이드막 식각공정은 BOE 용액을 사용하는 것을 특징으로 하는 플래쉬 이이피롬의 셀 스페이서의 형성 방법.The oxynitride film etching process is a method of forming a cell spacer of flash ypyrom, characterized in that using a BOE solution. 제 1항에 있어서,The method of claim 1, 상기 옥시나이트라이드막 형성전에 서멀 옥시데이션 공정으로 서멀 옥사이드막을 얇게 형성하는 단계를 포함하는 것을 특징으로 하는 플래쉬 이이피롬의 셀 스페이서의 형성 방법.And forming a thin thermal oxide film by a thermal oxidation process prior to forming the oxynitride film. 제 3항에 있어서,The method of claim 3, 상기 서멀 옥사이드막은 약 30Å의 두께로 형성되는 것을 특징으로 하는 플래쉬 이이피롬의 셀 스페이서의 형성 방법.And the thermal oxide film is formed to a thickness of about 30 GPa.
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