KR19990014741A - 반도체 디바이스 제조 방법 - Google Patents

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Abstract

본 발명은 수동 소자(2), 도전체들(3, 4)의 패턴, 및 반도체 재료의 작은 슬라이스(slice)(6) 내에 형성된 반도체 소자(5)를 구비한 기판(1)을 포함하는 반도체 디바이스(device)의 제조 방법에 관한 것이다. 수동 소자(2), 도전체들(3, 4)의 패턴, 및 반도체 소자(5)를 반도체 재료의 웨이퍼(7)의 제 1 측면(8)에 형성하되, 웨이퍼의 제 1 측면(8)을 기판(1)에 부착하며, 반도체 소자(5)의 영역만 제외하고 반도체 재료의 웨이퍼(7)를 제 2 측면(22)으로부터 제거한다. 따라서, 반도체 재료의 작은 슬라이스(6)는 반도체 소자(5)가 형성된 곳에 남는다. 기생 캐패시턴스 및 자체 인턱턴스의 도입이 방지되면서, 배선은 부가적이고 값비싼 프로세스 단계들을 채용하지 않는 간단한 방법으로 실현될 수 있다.

Description

반도체 디바이스 제조 방법
본 발명은 수동 소자, 도전체들의 패턴, 및 반도체 재료의 작은 슬라이스(slice) 내에 형성된 반도체 소자가 마련된 기판을 포함하는 반도체 디바이스(device)의 제조 방법에 관한 것이다.
반도체 소자는 단일의 다이오드 혹은 트랜지스터6일 수 있지만, 실제로는 보통, 다수의 트랜지스터들을 포함하는 집적 회로이다. 반도체 소자들이 형성된 반도체 재료의 다수의 작은 슬라이스들과 트랜지스터, 캐패시터, 및 코일과 같은 다수의 수동 소자들이 기판 상에 형성될 수 있다. 반도체 소자들 및 수동 소자들은 기판 상의 도전체들에 의해 상호접속된다. 따라서, 하이브리드 집적 회로가 기판 상에 형성된다. 기판은 절연성 혹은 반절연성(semi-insulating) 재료로 이루어질 수 있기 때문에, 기생 캐패시턴스 및 자체 인덕턴스(self-inductance)가 방지되어, 초고주파 신호들이 이러한 하이브리드 집적 회로에서 처리될 수 있다.
미국 특허 제 5,446,309 호에는 캐패시터 및 코일과 같은 수동 소자들과 도전체들의 패턴을 기판 상에 형성하고, 반도체 소자가 마련된 반도체 재료의 작은 슬라이스를 그 기판에 접속하는 방법이 도입부에 개시되어 있다. 슬라이스는 자신의 하부 측면으로 기판 상의 도전체들 중 하나에 직접 접속된다. 또한, 한쪽 단은 반도체 소자에 접속되고 다른쪽 단은 기판 상의 도전체들에 접속된 금속 배선들에 의해 전기적 접속이 달성된다.
이러한 하이브리드 집적 회로의 배선이 복잡하기 때문에 제조 비용은 비싸진다. 또한, 이로 인해 기생 캐패시턴스 및 자체 인덕턴스가 발생된다. 반도체 소자를 포함하는 슬라이스는 자신의 하부면으로 기판 상의 도전체에 접속된다. 이러한 접속은 도전성이 좋아야하기 때문에, 접속 방법에는 고도의 요건들이 요구된다. 금속 배선들에 의해, 반도체 소자와 기판 상의 도전체들 사이에 상기 다른 전기적 접속들을 형성하는 데에도 비용이 많이 든다. 특히, 이들 금속 접속 배선들을 제공하는 데에는 고가의 장비가 요구된다. 또한, 루프들(loops)로 배열된 금속 배선들은 기생 캐패시턴스 및 자체 인턱턴스를 발생시킨다.
본 발명의 목적은 부가적이고 값비싼 프로세스 단계들을 채용하는 일없이 간단한 방법으로 배선을 제공하고 기생 캐패시턴스 및 자체 인턱턴스의 발생을 방지하는 하이브리드 집적 회로 제조 방법을 제공하는 것이다.
본 발명에 따르면, 이러한 목적을 위해 도입부에 언급된 방법은 수동 소자, 도전체들의 패턴, 및 반도체 소자를 반도체 재료의 웨이퍼의 제 1 측면에 형성하되, 상기 웨이퍼를 제 1 측면으로 기판에 부착하며 반도체 재료의 웨이퍼를 반도체 소자의 영역만을 제외하고 제 2 측면으로부터 제거하는 것을 특징으로 한다.
수동 소자, 도전체들의 패턴, 및 반도체 소자는 반도체 재료의 웨이퍼의 한쪽 측면에 형성된다. 웨이퍼 상에 형성된 도전체들은 반도체 소자간의 접속들뿐만 아니라 반도체 소자와 수동 소자 사이의 접속들도 형성한다. 반도체 소자와 수동 소자 사이의 접속들은 반도체 소자간의 접속들을 형성하는 동일한 프로세스 단계들에서 실현될 수 있다. 따라서, 이러한 접속을 구현하기 위한 부가적인 프로세스 단계들이 필요치 않다. 접속들이 매우 짧아질 수 있어 웨이퍼 표면 상에 형성될 수 있다. 또한, 반도체 소자에 인접한 반도체 재료가 제거된다. 따라서, 여전히 발생하는 임의의 기생 캐패시턴스 및 자체 인턱턴스가 매우 작아진다. 반도체 재료를 제거한 후에, 반도체 소자의 영역에 남아있는 반도체 재료는 반도체 소자가 형성된 작은 슬라이스들을 구성한다. 웨이퍼가 부착된 기판은 부가적인 강도(strength)를 하이브리드 집적 회로에 제공한다.
바람직하게, 웨이퍼는 반도체 재료가 제거되기 전에 반도체 소자의 영역인 자신의 제 2 측면에 에칭 마스크를 구비한 다음, 반도체 물질은 후속하는 에칭 단계에 의해 제거된다. 따라서, 반도체 재료는 반도체 소자에 손상을 주지 않는 간단한 방식으로 제거될 수 있다. 에칭 프로세스는 천천히 진행되기 때문에, 반도체 재료의 제거가 가속될 수 있어, 에칭 마스크가 구비되기 이전에 반도체 재료는 웨이퍼의 제 2 측면으로부터 자신의 두께 이상 제거된다. 이러한 반도체 재료의 제거는 바람직하게 연마 처리에 의해 수행된다.
본 발명은 도면을 참조하여 실시예로 이하 더 상세히 설명될 것이다.
도 1 내지 도 3은 본 발명에 따른 방법에 의한 반도체 디바이스의 제조에 있어서의 소정 단계들을 도시하는 단면도이다.
도 1 내지 도 3은 코일과 같은 수동 소자(2), 도전체들(3, 4)의 패턴, 및 반도체 재료(6)의 작은 슬라이스 내에 형성된 반도체 소자(5)가 형성된 기판(1)을 포함하는, 도 3에 도시된 바와 같은 반도체 디바이스의 제조에 있어서의 소정 단계들을 도시하는 단면도이다.
반도체 디바이스의 제조는 도 1에 도시된 n 형 실리콘 슬라이스(7)로부터 개시된다. 본 실시예에 있어서 p 형 베이스 영역(9) 및 n 형 에미터 영역(10)을 포함하는 바이폴러 트랜지스터인 반도체 소자(5)가 통상적인 방법으로 웨이퍼(7)의 제 1 측면(8)에 형성된다. 트랜지스터의 콜렉터 영역은 베이스 영역(9) 아래에 있는 실리콘 웨이퍼(7)의 일부분으로 형성되고, 통상적인 방법으로 도면의 평면 밖과 접촉된다.
반도체 소자가 형성된 이후에, 약 0.5 ㎛ 두께의 실리콘 산화물층(11)이 웨이퍼(7)의 제 1 측면(8) 상에 형성되고, 후속하는 단계에서 윈도우들(windows)(12, 13, 14, 15)이 그곳에서 에칭된다. 이어서, 알루미늄층이 절연층(11) 위와 윈도우들(12, 13, 14, 15) 내에 침착되며, 통상적인 방법으로 도전체들(3, 4)의 패턴이 상기 알루미늄층 안으로 에칭된다. 하이브리드 집적 회로용 코일(2) 및 접속 도전체(16)는 도전체들(3, 4)이 형성된 동일한 알루미늄층 내에 형성된다. 이 코일은 윈도우(15) 내의 실리콘 웨이퍼(7) 상에 형성된 권선(17) 및 단부(18)를 포함한다. 접속 도전체(16)는 윈도우(14) 내의 실리콘 웨이퍼(7) 상에 형성된 전도성 부분(19)을 포함한다. 코일(2)의 권선들(17)은 도전체(4)를 통해 트랜지스터(5)의 에미터 영역(10)으로 접속된다. 접속 도전체(16)는 도전체(3)를 통해 트랜지스터(5)의 베이스 영역(9)으로 접속된다.
수동 소자(2), 도전체들(3, 4)의 패턴, 반도체 소자(5), 및 접속 도전체(16)가 반도체 재료(17)의 웨이퍼의 제 1 측면(8)에 형성된 후에, 패시베이션화 재료층(20)이 침착되어, 웨이퍼(7)가 자신의 제 1 측면(8)으로 예를 들면, 에폭시 혹은 아크릴레이트 접착제(acrylate glue)에 의해 글래스 혹은 알루미나로 구성된 기판(1)에 접착된다. 다음에, 웨이퍼(7)의 반도체 재료가 반도체 소자(5)의 영역만 제외하고 제 2 측면(22)으로부터 제거된다. 그러면, 반도체 소자(5)의 영역에는 반도체 재료(7)의 웨이퍼의 작은 슬라이스(6)만이 남는다. 반도체 재료를 제거한 후에, 기판(1)은 전체 조립체를 견고하게 한다.
도면을 간단히 하기 위해, 반도체 재료의 웨이퍼(7)에 형성된 트랜지스터 형태인 단일 반도체 소자(5)만이 전술한 실시예에서 형성되었다. 실제적인 하이브리드 집적 회로에 있어서, 다수의 트랜지스터들을 포함하는 집적 회로는 실제로 저항, 캐패시터, 및 코일과 같은 비교적 소수의 수동 소자들과 양립하여 결합될 것이다. 기판(1) 상의 도전체들은 집적 회로에 있어서 반도체 소자들을 서로 접속하며 이들과 수동 소자들을 접속한다. 후자의 접속은 전자와 같은 동일한 프로세스 단계에서 실현될 수 있다. 이러한 접속을 위해서 부가적인 프로세스 단계들이 필요치 않다. 이 접속들은 매우 짧을 수 있다. 더욱이, 반도체 소자(5)에 인접한 반도체 재료가 제거되기 때문에, 여전히 발생하고 있는 임의의 기생 캐패시턴스 및 자체 인덕턴스가 매우 작아진다.
반도체 재료가 제거되기 전에, 웨이퍼(7)가 반도체 소자(5)의 영역에 있는 자신의 제 2 측면(22)에 에칭 마스크(23)를 구비한 다음, 반도체 재료는 에칭을 통해 제거된다. 이 마스크(23)는 본 실시예에 있어서 실리콘 질화물층에 형성되고, 이 실리콘은 KOH 용액에 의해 웨이퍼에서 실리콘 산화물층(11)까지 에칭된다. 에칭은 자동적으로 실리콘 산화물층에서 정지한다. 실리콘 질화물의 박막층(도시되지 않음)은 에칭 동안 코일(2)의 단부(18)의 알루미늄 및 접속 도전체(16)의 전도성 부분(19)을 보호하기 위해 알루미늄층 아래의 윈도우(14, 15) 내에 형성될 수 있다. 이 실리콘 질화물층은 반도체 재료의 제거 후에 코일(2)의 단부(18) 및 접속 도전체(16)를 노출시키도록 다시 제거되어야 한다.
에칭 프로세스는 천천히 진행되기 때문에, 도 2에 도시된 바와 같이 에칭 마스크(23)가 형성되기 전에 반도체 재료의 웨이퍼(7)는 제 2 측면(22)으로부터 자신의 두께 이상 제거된다는 점에서 반도체 재료를 제거하는 것이 가속될 수 있다. 이는 바람직하게 연마 처리로 수행된다.
웨이퍼 상에 형성된 코일(2)은 반도체 소자(5)에 인접한다. 반도체 재료의 웨이퍼(7)가 코일의 영역에서 제거됨으로써, 절연성 기판(1) 상에 완전히 절연되어 놓인다. 따라서, 코일(2)은 비교적 고품질 계수(factor)를 갖는다. 반도체 재료가 코일의 영역에서 제거되지 않으면, 품질 계수는 매우 낮게 된다.
반도체 재료가 제거되면, 접속 도전체(16)의 전도성 부분(19) 및 웨이퍼(7)의 제 1 측면(8)에 형성된 코일(2)의 단부(18)가 자동적으로 노출된다. 따라서, 하이브리드 집적 회로는 특정한 수단이 없어도 외부에 접속될 수 있다.

Claims (6)

  1. 수동 소자, 도전체의 패턴, 및 반도체 재료의 작은 슬라이스(slice) 내에 형성된 반도체 소자를 구비한 기판을 포함하는 반도체 디바이스 제조 방법에 있어서,
    상기 수동 소자, 상기 도전체의 패턴, 및 상기 반도체 소자를 반도체 재료의 웨이퍼의 제 1 측면에 형성하되, 상기 웨이퍼를 제 1 측면으로 상기 기판에 부착하며, 상기 반도체 재료의 웨이퍼를 반도체 소자의 영역만 제외하고 제 2 측면으로부터 제거하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  2. 제 1 항에 있어서,
    상기 웨이퍼는 상기 반도체 재료가 제거되기 전에 반도체 소자의 영역에 있는 자신의 제 2 측면에 에칭 마스크를 구비한 다음 상기 반도체 재료를 후속하는 에칭 단계에 의해 제거하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  3. 제 2 항에 있어서,
    상기 반도체 재료의 웨이퍼는 상기 에칭 마스크가 형성되기 전에 상기 제 2 측면으로부터 자신의 두께 이상 제거되는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  4. 제 3 항에 있어서,
    상기 반도체 재료의 웨이퍼는 상기 제 2 측면으로부터 연마 처리에 의해 자신의 두께 이상 제거되는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 웨이퍼의 상기 제 1 측면 상의 상기 반도체 소자에 인접하여 코일이 수동 소자로서 형성되는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 제 2 측면으로부터 반도체 재료의 제거에 의해 노출되는 접속 전극이 상기 웨이퍼의 상기 제 1 측면에 형성되는 것을 특징으로 하는 반도체 디바이스 제조 방법.
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