KR19990009093A

KR19990009093A - 반도체 메모리 장치의 내부 전원 전압 발생 회로

Info

Publication number: KR19990009093A
Application number: KR1019970031372A
Authority: KR
Inventors: 김정태
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1997-07-07
Filing date: 1997-07-07
Publication date: 1999-02-05

Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 내부 전원 전압 발생 회로를 갖는 반도체 메모리 장치에 관한 것으로서, 기준 전압과 내부 전원 전압을 비교하고, 이를 증폭하여 비교 신호를 A노드로 출력하는 차동 증폭 수단과; 상기 비교 신호를 소정 시간 지연시키고, 반전시켜 지연 신호를 B노드로 출력하는 지연 수단과; 외부로부터 전원 전압을 인가받고, 상기 지연 신호에 응답하여, 내부 전압의 레벨을 제어하는 제1분배 전압을 발생하는 제1전압 분배 회로와; 상기 지연 신호에 응답하여, 외부로부터 인가된 전원 전압을 분배하여 상기 제1분배 전압의 레벨을 제어하는 제2분재 전압을 발생하는 제2전압 분배 수단과; 외부로부터 전원 전압을 인가받고, 상기 제2분배 전압에 따라 내부 전원 전압을 발생하는 내부 전압 구동 수단을 포함한다. 이와 같은 회로에 의해서 외부 전원 전압이 과도하게 공급되더라도 안정적인 레벨의 내부 전압을 공급할 수 있다.

Description

반도체 메모리 장치의 내부 전원 전압 발생 회로

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 내부 전원 전압 발생 회로에 관한 것이다.

내부 전원 전압 발생 회로는 외부에서 인가된 전원 전압을 인가받아서 소정 레벨의 내부 전압을 발생하며, 이는 어레이에 안정적으로 전압을 공급하기 위한 DC 발생기(DC generator)이기도 한다. 칩이 동작할 때 안정적인 내부 전압을 제공하는 것은 반도체 메모리 장치에 있어서 중요한 일로서, 내부 전원 전압 발생 회로가 어레이의 전력 소모에 대해 필요한 레벨의 내부 전압 레벨을 공급하지 못하게 되면 전압 레벨이 낮아져 데이터 출력 실패(data fail)가 발생하거나, 속도에서 딜레이가 발생하게 된다. 그리고 너무 과도하게 외부 전원 전압(EVC)을 공급하게 되면 오버 슈팅(overshooting)이 발생하게 되어 전류(current)의 급격한 소모를 초래하게 된다.

도 1은 종래기술에 따른 내부 전원 전압 발생 회로의 구성을 보여주는 회로도이다.

내부 전원 전압 발생 회로는 차동증폭기(10), 지연 회로(20), 제1전압 분배 회로(30), 제2전압 분배 회로(40), 그리고 내부 전압 구동 회로(50)를 포함하며 상기 차동 증폭기(10)는 기준 전압(Vref)과 내부 전압(IVC)을 비교하고, 지연회로(20)는 상기 비교 신호를 지연 및 반전시켜 출력한다. 제1전압 분배 회로(30) 및 제2전압 분배 회로(40)는 내부 전압 구동 회로(50)의 게이트 전압을 제어하고, 이에 따라 내부 전압 구동 회로(50)는 내부 전압(IVC)을 공급한다. 상기 제1전압 분배 회로(30)와, 제2전압 분배 회로(40)는 복수개의 PMOS트랜지스터들(MP1, MP2, MP3, MP4, MP5)과, NMOS 트랜지스터들(MN1, MN2, MN3, MN4)을 구비하고 있다.

도 1을 참고하면, 차동 증폭기(10)는 내부 전압(IVC)이 기준 전압(Vref)보다 낮을 때, L의 비교 신호가 발생되고 이는 지연 회로(20)를 거쳐 지연 및 반전되어 H 의 지연 신호가 제1전압 분배 회로(30)와 제2전압 분배 회로(40)에 전달된다. 상기 H 의 지연 신호로 인해 제1전압 분배 회로(30)의 제1PMOS 트랜지스터(MP1)는 턴-오프되고, 외부 전원 전압(EVC)은 항상 턴-온 상태인 PMOS 트랜지스터(MP2)를 통해 공급된다. 동시에 게이트에 상기 H 의 지연 신호가 인가되는 NMOS 트랜지스터(MN1)도 턴-온되며, 제2구동부(40)는 턴-온되는 PMOS 트랜지스터(MP4)와 NMOS 트랜지스터(MN3, MN4)에 의해 외부 전원 전압(EVC)이 분배되어 제1전압 분배 회로(30)의 NMOS 트랜지스터(MN2)로 전달되며, 그로 인해 제1전압 분배 회로(30)는 외부 전원 전압(EVC)을 분배하여 내부 전원 구동 회로(50)의 PMOS 트랜지스터(MP5)를 턴-온시켜 내부 전압(IVC)을 공급한다.

이와는 반대로, 내부 전압(IVC)이 외부 전원 전압(EVC)이 오버 슈팅이나 과도한 전압 공급으로 인해서 내부 전원 전압(EVC)이 기준 전압(Vref)보다 높다면, 차동증폭기(10)는 이를 비교하여 H 의 비교 신호를 출력한다. 이는 지연 회로(20)를 거쳐 L의 지연 신호가 제1전압 분배 회로(30)와 제2전압 분배 회로(40)에 전달되고, 제1전압 분배 회로(30)의 PMOS 트랜지스터(MP1)는 턴-온됨과 동시에 NMOS 트랜지스터(MN1)를 턴-오프 시킨다. 이로써, 내부 전압 구동 회로(50)의 PMOS 트랜지스터도 보다 빨리 턴-오프시켜 내부 전원 전압(IVC)의 공급을 중단한다.

그러나 상술한 바와 같은, 내부 전원 전압 발생 회로는 칩이 동작할 때 내부 전원 전압의 레벨이 낮아져 내부 전압 구동 회로의 게이트와 소오스 전압차(Vgs)가 외부 전원 전압(EVC)이 low EVC일 때보다 high EVC일 때 더욱 심하게 벌여져 소정 레벨 이상의 내부 전압이 공급되어 오버 슈팅이 발생되고, 이에 따라 전류 소모가 증가하여 실패의 가능성이 커지는 문제점이 발생하게 된다. 이는 제1전압 분배 회로의 NMOS 트랜지스터(MN2)의 외부 전원 전압(EVC)이 증가하게 됨에 따라 게이트 전압도 따라서 증가하게 되고, 게이트 소오스간의 전압차가 증가함으로써 발생된다. 그러므로 상기 NMOS 트랜지스터(MN2)는 종전보다 더욱 빨리 턴-온되며 내부전압구동부(50)의 게이트 전압은 외부 전원 전압(EVC)이 증가할수록 낮아져 게이트 소오스간의 전압 차는 더욱 커지게 된다.

따라서 본 발명의 목적은 외부 전원 전압이 과도하게 공급되어도 내부 전압 구동부의 게이트 소오스간의 전압차를 최소화함으로써 오버 슈팅의 발생을 방지하기 위한 것이다.

도 1은 종래의 기술에 따른 내부 전압 발생 회로의 구성을 보여주는 회로도.

도 2는 본 발명의 실시예에 따른 내부 전압 발생 회로의 구성을 보여주는 회로도.

도면의 주요 부분에 대한 부호의 설명

110: 차동 증폭기120: 지연 회로

130: 제1전압 분배 회로140: 제2전압 분배 회로

150: 내부 전압 구동 회로

[구성]

상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 기준 전압과 내부 전원 전압을 비교하고, 이를 증폭하여 비교 신호를 A노드로 출력하는 차동 증폭 수단과; 상기 비교 신호를 소정 시간 지연시키고, 반전시켜 지연 신호를 B노드로 출력하는 지연 수단과; 외부로부터 전원 전압을 인가받고, 상기 지연 신호에 응답하여, 내부 전압의 레벨을 제어하는 제1분배 전압을 발생하는 제1전압 분배 회로와; 상기 지연 신호에 응답하여, 외부로부터 인가된 전원 전압을 분배하여 상기 제1분배 전압의 레벨을 제어하는 제2분재 전압을 발생하는 제2전압 분배 수단과; 외부로부터 전원 전압을 인가받고, 상기 제2분배 전압에 따라 내부 전원 전압을 발생하는 내부 전압 구동 수단을 포함한다.

이와 같은 회로의 바람직한 실시예에 있어서, 상기 제1전압 분배 수단은 제1노드와; 제2노드와, 게이트가 상기 B노드에 접속되고, 전원 단자와 제1노드사이에 P 채널을 갖는 모오스 트랜지스터와; 게이트가 접지되고, 상기 모오스 트랜지스터의 P 채널과 병렬 연결되는 P채널을 갖는 모오스 트랜지스터와; 게이트가 상기 B노드에 접속되고, 드레인이 상기 제1노드에 접속되는 NMOS 트랜지스터와; 게이트에 제1분배 전압이 인가되고, 상기 NMOS 트랜지스터의 소오스와 제2노드 사이에 N채널을 갖는 모오스 트랜지스터와; 상기 제2노드와 접지 사이에 접속되는 저항을 포함한다.

이와 같은 회로의 바람직한 실시예에 있어서, 상기 제2전압 분배 수단은 외부 전원 전압이 인가되는 전원 단자와; 접지 전압이 인가되는 접지 단자와; 제3노드와; 게이트가 상기 B 노드에 접속되고, 전원 단자와 제3노드 사이에 형성되는 P 채널을 갖는 모오스 트랜지스터와; 게이트가 접지되고, 상기 모오스 트랜지스터의 채널과 병렬로 연결되는 P채널을 갖는 모오스 트랜지스터와; 게이트가 상기 B 노드에 접속되고, 상기 P 챈러들과 직렬 연결되는 N채널을 갖는 모오스 트랜지스터와; 게이트와 드레인이 상ㅎ 접속되고, 소오스가 접지 단자에 접속되는 NMOS 트랜지스터를 포함한다.

이와 같은 회로의 바람직한 실시예에 있어서, 상기 저항은 고정 저항인 것을 특징으로 한다.

이와 같은 회로의 바람직한 실시예에 있어서, 상기 저항은 트랜지스터의 턴-온 저항인 것을 특징으로 한다.

이와같은 회로에 의해서 외부 전원 전압의 공급이 급격하게 증가하여도 안정된 내부 전압을 공급할 수 있다.

[실시예]

이하 본 발명의 바람직한 실시예에 따른 참고 도면 도 2에 의거하여 설명하면 다음과 같다.

도 2는 본 발명의 실시예에 따른 내부 전원 전압 발생 회로의 구성을 부여주는 회로도이다.

내부 전원 전압 발생 회로는 차동증폭기(110), 지연 회로(120), 제1전압 분배 회로(130), 제2전압 분배 회로(140), 그리고 구동부(150)를 구비한다. 차동 증폭기(110)는 반전 단자에 기준 전압(Vref)이 인가되고 비반전 단자에 내부 전압(IVC)이 인가됨으로써, 기준 전압(Vref)과 내부 전압(IVC)을 상호 비교하여 비교 신호를 발생하며, 이는 내부 전압 레벨을 회복 시간을 조절하는 지연 회로(120)는 비교 신호를 소정 시간 지연시키는 것 이외에도 반전시켜 출력한다.

그리고 제1전압 분배 회로(130)는 게이트에 지연 신호와 접지 전압(VSS)이 인가되고, 전원 단자(1)와 제1노드(N1) 사이에 병렬 연결된 P 채널들을 갖는 모오스 트랜지스터들(MP6, MP7)과 상기 제1노드(N10)와 제2노드(N2)사이에 직렬 연결되는 N 채널들을 갖는 모오스 트랜지스터들(MN5, MN6)과 상기 제2노드(N2)와 접지 단자(2)사이에 접속되는 저항(R)으로 구성되어 있다. 제2전압 분배 회로(130)는 게이트에 지연 신호와 접지 신호(VSS)이 인가되고 전원 단자(1)와 제3노드(N3) 사이에 병렬 연결되는 P채널을 갖는 모오스 트랜지스터들(MP8, MP9)과 상렬 연결되는 N 채널을 갖는 모오스 트랜지스터들((MN7, MN8)을 구비하고 있다. 계속해서, 상기 내부전압구동부(150)는 게이트가 제1노드(N1)에 접속되고 전원단자(1)와 출력단에 소오스와 드레인이 각각 접속되는 PMOS 트랜지스터(MP10)를 구비하고 있다.

상술한 바와 같은 구성을 갖는 내부 전원 전압 발생 회로의 동작을 도 2에 의거하여 설명한다.

도 2를 참고하면, 차동 증폭기(110)는 내부 전압(IVC)이 기준 전압(Vref)보다 작을 때, L의 비교 신호를 A 노드를 출력하며, 이는 지연 회로(120)를 거쳐 내부 전압 레벨의 회복 시간을 갖게 됨으로써, H 의 지연 신호가 B노드로 출력된다. 상기 B 노드에 전달된 지연 신호는 제1전압 분배 회로(130)와 제2전압 분배 회로(140)에 인가되며 제1전압 분배 회로(130)는 상기 H 의 지연 신호로 인해 PMOS 트랜지스터(MP6)를 턴-오프시키고 항시 턴-온된 PMOS 트랜지스터(MP7)가 내부 전압 구동부(150)의 게이트에 소오스 파워(source power)를 공급하게 된다. 그리고 상기 PMOS 트랜지스터(MP6)를 턴-오프시킴과 동시에 NMOS 트랜지스터(MN5)를 턴-온시키며, 제2전압 분배 회로(160)는 상기 지연 신호를 제1전압 분배 회로(130)와 동시에 인가받아 턴-온된 PMOS 트랜지스터(MP9)와 NMOS 트랜지스터(MN7, MN8)을 통해 분배된 전압을 제3노드(N3)와 접속된 NMOS 트랜지스터(MN6)의 게이트에 전달한다. 그 결과, 제1전압 분배 회로(130)는 (MP7, MN5, MN6 R들에 의해 외부 전원 전압(EVC)을 분배하여 내부전압구동부(150)로 이를 전달하며, 게이트로 분배 전압을 인가받은 내부전압구동부(150)의 PMOS 트랜지스터(MP10)는 턴-온되어 내부 전압(IVC)을 회로들에 공급하게 된다.

계속해서, 차동 증폭기(110)에 기준 전압(Vref)보다 높은 내부 전압(IVC)이 인가되면 H 의 비교 신호가 A 노드로 전달되고 이는 지연 회로(120)를 거쳐 L 의 지연 신호가 B노드로 출력된다. 상기 지연 신호에 인해 제1전압 분배 회로(130)의 PMOS 트랜지스터(MP6)는 턴-온되고, 동시에 NMOS 트랜지스터(MN5)는 턴-오프됨으로써 내부 전압 구동 회로(150)의 PMOS 트랜지스터(MP10)는 보다 빨리 턴-온된다. 제2전압 분배 회로(140)의 분배 전압을 게이트로 전달받은 제1전압 분배 회로(130)의 NMOS 트랜지스터(MN6)는 외부 전원 전압(EVC)이 증가하면 게이트의 전압도 증가하게 되는데, 상기 NMOS 트랜지스터(MN6)의 소오스와 접지(VSS)사이에 저항(R)이 접속되어 있기 때문에 소오스도 전압이 상승하게 되어 게이트와 소오스 전압차(Vgs)가 외부 전원 전압(EVC)에 따라 크게 변화되지 않는다.

그러므로 상기 NMOS 트랜지스터(MN6)의 게이트와 소오스 간의 전압차(Vgs)가 크게 변화하지 않음으로써, 내부전압구동부(150)의 게이트 전압이 외부 전원 전압(EVC)을 따라 상승하여 게이트와 소오스간의 전압차(Vgs)는 크게 증가하지 않는다. 상기와 같이 내부 전압 구동부(150)의 PMOS 트랜지스터(MP10)의 게이트와 소오스간의 전압차(Vgs)는 외부 전원 전압 공급이 증가하여도 일정하게 유지됨으로써, 매우 안정적인 내부 전압을 반도체 메모리 장치에 공급함으로써 칩의 안정적인 동작을 보장할 수 있다.

상술한 바와 같이, 내부 전원 전압 발생 회로의 내부 전압 구동부의 게이트와 소오스간의 전압 차를 안정적으로 유지시킴으로써 칩이 보다 안정적으로 동작할 수 있도록 이를 도모할 수 있으며, 그와 함께 오버 슈팅의 발생을 막을 수 있는 효과가 있다.

Claims

기준 전압(Vref)과 내부 내부 전압(IVC)을 비교하고, 이를 증폭하여 비교 신호를 A 노드로 출력하는 차동 증폭 수단(110)과;

상기 비교 신호를 소정 시간 지연시키고, 반전시켜 지연 신호를 B노드로 출력하는 지연 수단(120)과;

외부로부터 전원 전압(EVC)을 인가받고, 상기 지연 신호에 응답하여, 내부 전압의 레벨을 제어하는 제1분배 전압을 발생하는 제1전압 분배 회로(130)와;

상기 지연 신호에 응답하여, 외부로부터 인가된 전원 전압(EVC)을 분배하여 상기 제1분배 전압의 레벨을 제어하는 제2분배 전압을 발생하는 제2전압 분배 회로(140)과;

외부로부터 전원 전압(EVC)을 인가받고, 상기 제2분배 전압에 따라 내부 전원 전압(IVC)을 발생하는 내부전압구동수단(150)을 포함하는 내부 전원 전압 발생 회로.
제1항에 있어서,

상기 제1전압 분배 회로(130)은

제1노드(N1)와;

제2노드(N2)와;

게이트가 상기 B노드에 접속되고, 전원 단자(1)와 제1노드(N1) 사이에 P 채널을 갖는 모오스 트랜지스터(MP6)와;

게이트가 접지되고, 상기 모오스 트랜지스터의 P 채널과 병렬 연결되는 P 채널을 갖는 모오스 트랜지스터(MP7)와;

게이트가 상기 B노드에 접속되고, 드레인이 상기 제1노드에 접속되는 NMOS 트랜지스터(MN5)와;

게이트에 제1분배 전압이 인가되고, 상기 NMOS 트랜지스터(MN5)의 소오스와 제2노드(N2) 사이에 N채널을 갖는 모오스 트랜지스터(MN6)와;

상기 제2노드(N2)와 접지 단자(2) 사이에 접속되는 저항(R)을 포함하는 내부 전원 전압 발생 회로.
제1항에 있어서,

상기 제2전압 분배 수단(140)은

외부 전원 전압(EVC)이 인가되는 전원 단자(1)와;

접지 전압(VSS)이 인가되는 접지 단자(2)와;

제3노드(N3)와;

게이트가 상기 B노드에 접속되고, 전원 단자(1)와 제3노드(N3) 사이에 형성되는 P 채널을 갖는 모오스 트랜지스터(MP8)와;

게이트가 접지 되고, 상기 모오스 트랜지스터(MP)의 채널과 병렬로 연결되는 P 채널을 갖는 모오스 트랜지스터(MP9)와;

게이트가 상기 B노드에 접속되고, 상기 P 채널들과 직렬 연결되는 N채널을 갖는 모오스 트랜지스터(MN7)와;

게이트와 드레인이 상호 접속되고, 소오스가 접지 단자(2)에 접속되는 NMOS 트랜지스터(MN8)를 포함하는 내부 전원 전압 발생 회로.
제1항에 있어서,

상기 저항(R)은 고정 저항인 것을 특징으로 하는 내부 전원 전압 발생 회로.
제2항에 있어서,

상기 저항(R)은 트랜지스터의 턴-온 저항인 것을 특징으로 하는 내부 전원 전압 발생 회로.