KR19990005884A - Method of manufacturing stacked gate of nonvolatile memory device - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 239000012535 impurity Substances 0.000 claims abstract description 26
- 238000000034 method Methods 0.000 claims abstract description 22
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 11
- 238000005530 etching Methods 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 229920005591 polysilicon Polymers 0.000 claims description 5
- 239000004065 semiconductor Substances 0.000 claims description 5
- 239000000758 substrate Substances 0.000 claims description 5
- 230000008719 thickening Effects 0.000 claims description 2
- 230000008878 coupling Effects 0.000 abstract description 9
- 238000010168 coupling process Methods 0.000 abstract description 9
- 238000005859 coupling reaction Methods 0.000 abstract description 9
- 230000002542 deteriorative effect Effects 0.000 abstract 1
- 230000003647 oxidation Effects 0.000 description 6
- 230000010354 integration Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
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- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
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- Toxicology (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Health & Medical Sciences (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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Abstract
본 발명은 비휘발성 메모리 소자에서 적층형 게이트제조방법에 관한 것이다.The present invention relates to a method for manufacturing a stacked gate in a nonvolatile memory device.
플로팅 게이트와 컨트롤 게이트로 이루어진 적층형 게이트를 형성한 후에 실시되는 폴리 산화 공정시 플로팅 게이트와 컨트롤 게이트 각각에 주입된 불순물 농도 차이(플로팅 게이트는 ONO 구조의 유전체막에서 하부 산화막의 막 두께 조절을 용이하게 하기 위해 불순물을 저농도로 주입하고, 컨트롤 게이트는 전극 저항을 작게하기 위하여 불순물을 고농도로 주입함)로 인하여 적층형 게이트의 측면 형상이 계단형태로 되어 결국 플로팅 게이트와 컨트롤 게이트 사이의 커플링 비가 감소되는 문제를 해결하기 위하여, 플로팅 게이트는 불순물을 기존과 같이 저농도로 주입하고, 컨트롤 게이트는 불순물을 저농도로 주입하면서 전극 저항을 작게하기 위하여 두께를 두껍게 하므로써, 소자의 전기적 동작 특성의 저하없이 폴리 산화공정시 적층형 게이트의 측면 형상 개선 및 커플링 비를 상대적으로 증가시킬 수 있다.Difference of impurity concentrations injected into each of the floating gate and the control gate during the poly-oxidation process performed after forming the stacked gate including the floating gate and the control gate (the floating gate facilitates the adjustment of the thickness of the lower oxide layer in the ONO structure Impurity is injected at a low concentration, and the control gate is injected at a high concentration to reduce the electrode resistance.), The lateral shape of the stacked gate becomes stepped, resulting in a reduction in the coupling ratio between the floating gate and the control gate. In order to solve the problem, the floating gate injects impurities at low concentration as in the past, and the control gate injects impurities at low concentration while increasing the thickness to reduce the electrode resistance, thereby reducing the poly-oxidation process without deteriorating the electrical operation characteristics of the device. City stack gate The top sheet and improving the coupling ratio can be increased relatively.
Description
본 발명은 비휘발성 메모리 소자의 적층형 게이트(stack type gate) 제조방법에 관한 것으로, 특히 플로팅 게이트와 컨트롤 게이트로 이루어진 적층형 게이트를 형성한 후에 실시되는 폴리 산화(poly oxidation)공정시 플로팅 게이트와 컨트롤 게이트 각각에 주입된 불순물 농도 차이로 인하여 발생되는 커플링 비(coupling ratio)가 감소되는 것을 방지할 수 있는 비휘발성 메모리 소자의 적층형 게이트 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a stacked gate of a nonvolatile memory device, and more particularly, to a floating gate and a control gate during a poly oxidation process performed after forming a stacked gate including a floating gate and a control gate. The present invention relates to a method of manufacturing a stacked gate of a nonvolatile memory device, which can prevent a coupling ratio generated due to a difference in impurity concentration injected into each other from being reduced.
일반적으로, 플래쉬 이이피롬(flash EEPROM)등과 같은 비휘발성 메모리 소자는 주로 플로팅 게이트와 컨트롤 게이트로 이루어진 적층형 게이트 구조를 갖는다. 플로팅 게이트와 컨트롤 게이트사이에는 유전 특성을 높이기 위하여 유전체막으로 ONO(Oxide-Nitride-Oxide) 구조가 널리 적용된다. 소자가 고집적화 되어감에 따라 적층형 게이트가 차지하는 면적은 좁아져 플로팅 게이트와 컨트롤 게이트사이의 커플링 비도 상대적으로 낮아지게 된다. 그런데, 소자의 전기적 동작을 위하여 일정량 이상의 정전용량이 필요하기 때문에 소자의 고집적화를 위해서는 플로팅 게이트와 컨트롤 게이트사이의 커플링 비를 극대화시켜야 한다.In general, nonvolatile memory devices such as flash EEPROM have a stacked gate structure mainly consisting of floating gates and control gates. Oxide-Nitride-Oxide (ONO) structures are widely used as dielectric layers to increase dielectric properties between the floating gate and the control gate. As the device becomes more integrated, the area occupied by the stacked gates becomes smaller, resulting in a relatively lower coupling ratio between the floating gate and the control gate. However, since a certain amount of capacitance is required for the electrical operation of the device, the coupling ratio between the floating gate and the control gate must be maximized for high integration of the device.
도 1(a) 내지 (d)는 종래 비휘발성 메모리 소자의 적층형 게이트 제조방법을 설명하기 위한 소자의 단면도이다.1A to 1D are cross-sectional views of a device for explaining a method of manufacturing a stacked gate of a conventional nonvolatile memory device.
도 1(a)를 참조하면, 반도체 기판(1)에 터널 산화막(2) 및 플로팅 게이트층(3)을 순차적으로 형성한 후 플로팅 게이트층(3)에 불순물을 저농도로 주입한다. 플로팅 게이트층(3)은 폴리실리콘으로 형성된다.Referring to FIG. 1A, after the tunnel oxide layer 2 and the floating gate layer 3 are sequentially formed on the semiconductor substrate 1, impurities are injected into the floating gate layer 3 at low concentration. The floating gate layer 3 is formed of polysilicon.
도 1(b)를 참조하면, 플로팅 게이트층(3)상에 ONO 구조의 유전체막(4)을 형성하고, 플로팅 게이트용 마스크(도시않음)를 사용한 식각공정으로 유전체막(4) 및 플로팅 게이트층(3)의 일부분을 1차 식각한다. 이후 전체구조상에 컨트롤 게이트층(5)을 형성한 후 컨트롤 게이트층(5)에 불순물을 고농도로 주입한다. 컨트롤 게이트층(5)은 폴리실리콘으로 형성된다.Referring to FIG. 1B, the dielectric film 4 having the ONO structure is formed on the floating gate layer 3, and the dielectric film 4 and the floating gate are etched by an etching process using a mask for floating gate (not shown). A portion of layer 3 is first etched. After the control gate layer 5 is formed on the entire structure, impurities are injected into the control gate layer 5 at a high concentration. The control gate layer 5 is made of polysilicon.
도 1(c)를 참조하면, 컨트롤 게이트층(5)상에 절연막(6)을 형성한 후, 컨트롤 게이트용 마스크(도시않음)를 사용한 자기정렬 식각공정으로 절연막(6), 컨트롤 게이트층(5), 유전체막(4), 플로팅 게이트층(3) 및 터널 산화막(2)을 순차적으로 식각하고, 이로인하여 플로팅 게이트(3A)와 컨트롤 게이트(5A)로 이루어진 적층형 게이트가 형성된다.Referring to FIG. 1C, after the insulating film 6 is formed on the control gate layer 5, the insulating film 6 and the control gate layer (by the self-aligned etching process using a control gate mask (not shown)) are formed. 5), the dielectric film 4, the floating gate layer 3, and the tunnel oxide film 2 are sequentially etched, thereby forming a stacked gate consisting of the floating gate 3A and the control gate 5A.
도 1(d)를 참조하면, 폴리 산화공정을 실시하여 적층형 게이트 측면에 산화막(7)이 형성된다.Referring to FIG. 1D, an oxide film 7 is formed on a side of a stacked gate by performing a poly oxidation process.
상기한 공정에서, 플로팅 게이트층(3)은 약 1,000 Å의 두께로 형성되며, 저항값이 약 250 Ω/ㅁ을 유지하도록 불순물을 저농도로 주입한다. 이와같이 저농도로 주입하는 것은 후속공정인 ONO 유전체막(4)형성시 하부 산화막의 막 두께 조절을 용이하게 하기 위해서이다. 컨트롤 게이트층(5)은 약 1,500 Å의 두께로 형성되며, 약 80 Ω/ㅁ 정도의 저저항값을 갖도록 불순물을 고농도로 주입한다. 이와같이 플로팅 게이트층(3)과 컨트롤 게이트층(5) 각각에 주입되는 불순물 농도의 차이로 인하여, 도 1(d)에 도시된 바와같이, 폴리 산화공정시 고농도의 컨트롤 게이트(5A)에서 산화가 많이 일어나 적층형 게이트의 측면 형상(profile)이 계단형태로 되어 결국 플로팅 게이트(3A)와 컨트롤 게이트(5A) 사이의 커플링 비가 감소되고, 이로인하여 소자의 전기적 동작 효율이 저하되는 문제가 있다.In the above process, the floating gate layer 3 is formed to a thickness of about 1,000 mW, and impurities are implanted at low concentration so that the resistance value is about 250 mW / W. The low concentration is injected in order to facilitate the film thickness control of the lower oxide film during the formation of the ONO dielectric film 4 which is a subsequent process. The control gate layer 5 is formed to a thickness of about 1,500 mW, and implants impurities at a high concentration to have a low resistance value of about 80 mW / kW. As described above, due to the difference in the impurity concentration injected into each of the floating gate layer 3 and the control gate layer 5, as shown in FIG. 1 (d), oxidation occurs at a high concentration of the control gate 5A during the poly oxidation process. As a result, the profile of the stacked gate is raised to a step shape, and thus the coupling ratio between the floating gate 3A and the control gate 5A is reduced, thereby lowering the electrical operation efficiency of the device.
따라서, 본 발명은 플로팅 게이트와 컨트롤 게이트로 이루어진 적층형 게이트를 형성한 후에 실시되는 폴리 산화공정시 플로팅 게이트와 컨트롤 게이트 각각에 주입된 불순물 농도 차이로 인하여 발생되는 커플링 비가 감소되는 것을 방지하여 소자의 전기적 동작 향상 및 고집적화를 실현할 수 있는 비휘발성 메모리 소자의 적층형 게이트 제조방법을 제공함에 그 목적이 있다.Accordingly, the present invention prevents the coupling ratio caused by the difference in the impurity concentration injected into each of the floating gate and the control gate during the poly-oxidation process performed after forming the stacked gate including the floating gate and the control gate, thereby reducing the It is an object of the present invention to provide a method of manufacturing a stacked gate of a nonvolatile memory device capable of improving electrical operation and achieving high integration.
이러한 목적을 달성하기 위한 본 발명은 반도체 기판에 터널 산화막 및 불순물이 주입된 플로팅 게이트층을 순차적으로 형성하는 단계; 상기 플로팅 게이트층상에 유전체막 및 상기 플로팅 게이트층에 주입된 불순물의 농도와 동일한 농도의 불순물이 주입된 컨트롤 게이트층을 두껍게 형성하는 단계; 및 상기 컨트롤 게이트층상에 절연막을 형성한 후, 자기 정렬 식각공정으로 플로팅 게이트와 컨트롤 게이트로 된 적층형 게이트를 형성하고, 폴리 산화공정을 실시하는 단계로 이루어지는 것을 특징으로 한다.According to an aspect of the present invention, a tunnel oxide layer and a floating gate layer in which impurities are implanted are sequentially formed in a semiconductor substrate; Thickening a dielectric film and a control gate layer in which impurities are implanted at a concentration equal to that of impurities implanted in the floating gate layer on the floating gate layer; And forming an insulating layer on the control gate layer, forming a stacked gate formed of a floating gate and a control gate by a self-aligned etching process, and performing a poly-oxidation process.
도 1(a) 내지 (d)는 종래 비휘발성 메모리 소자의 적층형 게이트 제조방법을 설명하기 위한 소자의 단면도.1A to 1D are cross-sectional views of a device for explaining a method of manufacturing a stacked gate of a conventional nonvolatile memory device.
도 2(a) 내지 (d)는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 적층형 게이트 제조방법을 설명하기 위한 소자의 단면도.2A to 2D are cross-sectional views of devices for explaining a method of manufacturing a stacked gate of a nonvolatile memory device according to an embodiment of the present invention.
도면의 주요부분에 대한 기호설명Symbol description for main parts of drawing
1 및 11 : 반도체 기판 2 및 12 : 터널 산화막1 and 11: semiconductor substrate 2 and 12: tunnel oxide film
3 및 13 : 플로팅 게이트층 3A 및 13A : 플로팅 게이트3 and 13: floating gate layer 3A and 13A: floating gate
4 및 14 : 유전체막 5 및 15 : 컨트롤 게이트층4 and 14 dielectric film 5 and 15 control gate layer
5A 및 15A : 컨트롤 게이트 6 및 16 : 절연막5A and 15A: control gates 6 and 16: insulating film
7 및 17 : 산화막7 and 17: oxide film
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도 2(a) 내지 (d)는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 적층형 게이트 제조방법을 설명하기 위한 소자의 단면도이다.2A to 2D are cross-sectional views of devices for describing a method of manufacturing a stacked gate of a nonvolatile memory device according to an embodiment of the present invention.
도 2(a)를 참조하면, 반도체 기판(11)에 터널 산화막(12) 및 플로팅 게이트층(13)을 순차적으로 형성한 후 플로팅 게이트층(13)에 불순물을 저농도로 주입한다. 플로팅 게이트층(13)은 폴리실리콘으로 형성된다.Referring to FIG. 2A, after the tunnel oxide layer 12 and the floating gate layer 13 are sequentially formed on the semiconductor substrate 11, impurities are injected into the floating gate layer 13 at low concentration. The floating gate layer 13 is formed of polysilicon.
도 2(b)를 참조하면, 플로팅 게이트층(13)상에 ONO 구조의 유전체막(14)을 형성하고, 플로팅 게이트용 마스크(도시않음)를 사용한 식각공정으로 유전체막(14) 및 플로팅 게이트층(13)의 일부분을 1차 식각한다. 이후 전체구조상에 컨트롤 게이트층(15)을 형성한 후 컨트롤 게이트층(15)에 불순물을 저농도로 주입한다. 컨트롤 게이트층(15)은 폴리실리콘으로 형성된다.Referring to FIG. 2B, the dielectric film 14 having the ONO structure is formed on the floating gate layer 13, and the dielectric film 14 and the floating gate are subjected to an etching process using a mask for floating gate (not shown). A portion of layer 13 is first etched. Thereafter, the control gate layer 15 is formed on the entire structure, and impurities are injected into the control gate layer 15 at low concentration. The control gate layer 15 is made of polysilicon.
도 2(c)를 참조하면, 컨트롤 게이트층(15)상에 절연막(16)을 형성한 후, 컨트롤 게이트용 마스크(도시않음)를 사용한 자기정렬 식각공정으로 절연막(16), 컨트롤 게이트층(15), 유전체막(14), 플로팅 게이트층(13) 및 터널 산화막(12)을 순차적으로 식각하고, 이로인하여 플로팅 게이트(13A)와 컨트롤 게이트(15A)로 이루어진 적층형 게이트가 형성된다.Referring to FIG. 2 (c), after the insulating film 16 is formed on the control gate layer 15, the insulating film 16 and the control gate layer (by a self-aligned etching process using a control gate mask (not shown) are formed). 15), the dielectric film 14, the floating gate layer 13, and the tunnel oxide film 12 are sequentially etched, thereby forming a stacked gate consisting of the floating gate 13A and the control gate 15A.
도 2(d)를 참조하면, 폴리 산화공정을 실시하여 적층형 게이트 측면에 산화막(17)이 형성된다.Referring to FIG. 2 (d), an oxide film 17 is formed on a side of a stacked gate by performing a poly oxidation process.
상기한 본 발명의 공정에서, 플로팅 게이트층(13)은 기존 플로팅 게이트층(3)의 두께와 마찬가지로 약 1,000 Å의 두께로 형성되며, 저항값이 약 250 Ω/ㅁ을 유지하도록 불순물을 저농도로 주입한다. 이와같이 저농도로 주입하는 것은 후속공정인 ONO 유전체막(14)형성시 하부 산화막의 막 두께 조절을 용이하게 하기 위해서이다. 컨트롤 게이트층(15)은 플로팅 게이트층(13)에 주입한 불순물 농도와 같이 저농도로 주입하되, 저항값을 낮추기 위하여 기존 컨트롤 게이트층(5)의 두께보다 두껍게 예를들어 2,000 내지 3,000 Å의 두께로 형성하여 저항값이 50 내지 120 Ω/ㅁ 정도가 되게 한다. 50 내지 120 Ω/ㅁ 정도의 저항값은 소자의 전기적인 동작에 문제가 없다는 것은 공지된 것이다. 이와같이 플로팅 게이트층(13)과 컨트롤 게이트층(15) 각각에 주입되는 불순물의 농도를 동일하게 하므로써, 도 2(d)에 도시된 바와같이, 폴리 산화공정시 컨트롤 게이트(15A)와 플로팅 게이트(13A)가 동일하게 산화가 적게 일어나고, 따라서 적층형 게이트의 측면 형상(profile)이 수직형태에 가깝게 되어 결국 플로팅 게이트(13A)와 컨트롤 게이트(15A) 사이의 커플링 비가 기존에 비하여 상대적으로 증가된다.In the above-described process of the present invention, the floating gate layer 13 is formed to a thickness of about 1,000 mW, similar to the thickness of the existing floating gate layer 3, and the impurities to a low concentration to maintain a resistance value of about 250 mW / kW Inject. In this way, the implantation at a low concentration is intended to facilitate the film thickness control of the lower oxide film when the ONO dielectric film 14 is formed. The control gate layer 15 is injected at a low concentration, such as the impurity concentration injected into the floating gate layer 13, but thicker than the thickness of the existing control gate layer 5, for example, 2,000 to 3,000 kPa in order to lower the resistance value. It is formed so that the resistance value is about 50 to 120 Ω / ㅁ. It is known that resistance values of 50 to 120 mA / W are not a problem in the electrical operation of the device. As such, the concentration of impurities injected into each of the floating gate layer 13 and the control gate layer 15 is the same, and as shown in FIG. 2 (d), the control gate 15A and the floating gate ( Equally less oxidation occurs in 13A, so that the profile of the stacked gate is closer to the vertical, resulting in a relatively increased coupling ratio between the floating gate 13A and the control gate 15A.
상술한 바와같이 본 발명은 플로팅 게이트 및 컨트롤 게이트층에 동일하게 저농도 불순물을 주입하되, 컨트롤 게이트층은 두께를 두껍게 하여 저항값을 낮추므로써, 소자의 전기적 동작 특성의 저하없이 폴리 산화공정시 적층형 게이트의 측면 형상 개선 및 커플링 비를 상대적으로 증가시킬 수 있고, 따라서, 소자의 전기적 특성 향상 및 고집적화를 실현할 수 있다.As described above, the present invention injects low-concentration impurities into the floating gate and the control gate layer in the same manner, but the control gate layer has a thicker thickness, thereby lowering the resistance value. The lateral shape improvement and the coupling ratio of R can be relatively increased, and thus, the electrical characteristics of the device can be improved and the integration can be realized.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970030102A KR100237012B1 (en) | 1997-06-30 | 1997-06-30 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970030102A KR100237012B1 (en) | 1997-06-30 | 1997-06-30 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990005884A true KR19990005884A (en) | 1999-01-25 |
| KR100237012B1 KR100237012B1 (en) | 2000-01-15 |
Family
ID=19512899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970030102A KR100237012B1 (en) | 1997-06-30 | 1997-06-30 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100237012B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010004985A (en) * | 1999-06-30 | 2001-01-15 | 김영환 | Method of forming a gate in a flash memory device |
-
1997
- 1997-06-30 KR KR1019970030102A patent/KR100237012B1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010004985A (en) * | 1999-06-30 | 2001-01-15 | 김영환 | Method of forming a gate in a flash memory device |
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| Publication number | Publication date |
|---|---|
| KR100237012B1 (en) | 2000-01-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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