JP2509695B2 - Method for manufacturing semiconductor device - Google Patents
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は極薄（≦100Å）のゲート酸化膜はトンネル
酸化膜又を有するポリシリコンゲートの半導体装置に関
するもので、特に２層ポリシリコン構造（FLOTOX型）の
電気的に書き換え可能な不揮発性記憶装置に使用される
ものである。DETAILED DESCRIPTION OF THE INVENTION Object of the Invention (Industrial field of application) The present invention relates to a polysilicon gate semiconductor device in which an extremely thin (≦ 100Å) gate oxide film has a tunnel oxide film, and It is used for an electrically rewritable nonvolatile memory device having a two-layer polysilicon structure (FLOTOX type).
（従来の技術） 従来、２層ポリシリコン構造の電気的に書き換え可能
な不揮発性記憶装置、例えばE2PROMは第６図に示すよう
な断面構造をしている。ここで、21はｐ型シリコン基
板、22はｎ型不純物領域、23はゲート酸化膜、24はトン
ネル酸化膜、25は選択ゲート、26は浮遊ゲート、27はPo
ly−Poly絶縁膜、28は制御ゲートをそれぞれ示してい
る。(Prior Art) Conventionally, an electrically rewritable nonvolatile memory device having a two-layer polysilicon structure, for example, an E 2 PROM has a sectional structure as shown in FIG. Here, 21 is a p-type silicon substrate, 22 is an n-type impurity region, 23 is a gate oxide film, 24 is a tunnel oxide film, 25 is a select gate, 26 is a floating gate, and 27 is Po.
The ly-Poly insulating film and 28 are control gates, respectively.
前記E2PROMにおいて、通常、浮遊ゲート26にはｎ型不
純物がドープされた導電性ポリシリコン膜を使用する。
なお、このポリシリコン膜へのｎ型不純物のドープ方法
は、POCl3ガスを用いた熱拡散（以下「リン拡散」とい
う。）が一般的である。また、このリン拡散の時間に対
し、トンネル酸化膜24の信頼性とPoly−Poly絶縁膜27の
耐圧とはトレードオフの関係にあることが知られてい
る。In the E 2 PROM, a conductive polysilicon film doped with n-type impurities is usually used for the floating gate 26.
The method of doping the polysilicon film with n-type impurities is generally thermal diffusion using POCl 3 gas (hereinafter referred to as “phosphorus diffusion”). It is known that the reliability of the tunnel oxide film 24 and the breakdown voltage of the Poly-Poly insulating film 27 have a trade-off relationship with respect to the phosphorus diffusion time.
具体的に説明すると、第７図に示すように、浮遊ゲー
トへのリン拡散時間が短い場合には、この浮遊ゲート上
に多くの突起が生じるためPoly−Poly絶縁膜（浮遊ゲー
トと制御ゲート間の層間絶縁膜をいう。以下同じ。）の
耐圧が低下する（曲線ａ）。一方、浮遊ゲートへのリン
拡散時間が長い場合には、この浮遊ゲートからのリンが
トンネル酸化膜中に染み出すためその信頼性が低くな
る。すなわち、トンネル酸化膜の累積不良率（又はワイ
ブルプロット）が高くなる（曲線ｂ）。そこで、従来は
トンネル酸化膜の信頼性とPoly−Poly絶縁膜の耐圧の両
方を同時に満足できるようなリン拡散時間、例えば同図
においてt1を選択している。More specifically, as shown in FIG. 7, when the phosphorus diffusion time to the floating gate is short, many protrusions are generated on the floating gate, so that the Poly-Poly insulating film (between the floating gate and the control gate) is formed. Of the inter-layer insulating film of (1). On the other hand, when the phosphorus diffusion time to the floating gate is long, phosphorus from this floating gate seeps into the tunnel oxide film, resulting in low reliability. That is, the cumulative defective rate (or Weibull plot) of the tunnel oxide film increases (curve b). Therefore, conventionally, a phosphorus diffusion time that can satisfy both the reliability of the tunnel oxide film and the breakdown voltage of the Poly-Poly insulating film at the same time, for example, t 1 in the figure is selected.
しかしながら、このようなリン拡散時間の最適化によ
り、Poly−Poly絶縁膜の耐圧やトンネル酸化膜の信頼性
を満足させることができるのは前記トンネル酸化膜が10
0Å程度迄のことである。すなわち、将来的にみると高
集積化によるトンネル酸化膜の薄膜化は必須であり、リ
ン拡散時間の最適化のみではこれらの要求に対応しきれ
なくなるのが容易に予想される。However, by optimizing the phosphorus diffusion time, the tunnel oxide film can satisfy the withstand voltage of the Poly-Poly insulating film and the reliability of the tunnel oxide film.
It is about 0Å. That is, in the future, it is indispensable to reduce the thickness of the tunnel oxide film due to high integration, and it is easily expected that these requirements cannot be met only by optimizing the phosphorus diffusion time.
また、従来、このようなトンネル酸化膜の薄膜化によ
る弊害に対しては、このトンネル酸化膜を窒化処理する
熱窒化方法が考えられている。しかし、この熱窒化方法
は、拡散炉を用い、NH3雰囲気中で長時間のアニールを
行なって、トンネル酸化膜へ窒素原子（Ｎ）を混入する
というものである。このため、トンネル酸化膜へ混入し
た窒素原子はパイルアップ（半導体基板との界面領域に
蓄積することをいう。以下同じ。）されることが知られ
ている。即ち、第８図の不純物プロファイルで示すよう
に、トンネル酸化膜中の窒素原子は浮遊ゲートと半導体
基板の各々の界面領域に検出される。従って、半導体基
板との界面領域では、Si−Ｎ基が形成され、正電荷の増
加やNss（表面準位密度）の増大が起こる。この結果、
チャネル移動度の低下、トンネル酸化膜の耐圧不良等を
引き起こす欠点がある。Further, conventionally, a thermal nitriding method of nitriding the tunnel oxide film has been considered for the adverse effect caused by the thinning of the tunnel oxide film. However, in this thermal nitriding method, a diffusion furnace is used to perform long-time annealing in an NH 3 atmosphere to mix nitrogen atoms (N) into the tunnel oxide film. Therefore, it is known that nitrogen atoms mixed in the tunnel oxide film are piled up (accumulated in the interface region with the semiconductor substrate). That is, as shown by the impurity profile in FIG. 8, nitrogen atoms in the tunnel oxide film are detected in the interface regions between the floating gate and the semiconductor substrate. Therefore, in the interface region with the semiconductor substrate, Si—N groups are formed, and positive charges increase and N ss (surface level density) increases. As a result,
There are drawbacks such as a decrease in channel mobility and a poor withstand voltage of the tunnel oxide film.
（発明が解決しようとする課題） このように、従来は、高集積化によるトンネル酸化膜
の薄膜化により、Poly−Poly絶縁膜の耐圧と前記トンネ
ル酸化膜の信頼性とを同時に満足させることができない
欠点があった。(Problems to be Solved by the Invention) As described above, conventionally, by making the tunnel oxide film thin due to high integration, it is possible to simultaneously satisfy the withstand voltage of the Poly-Poly insulating film and the reliability of the tunnel oxide film. There was a flaw that I could not do.
よって、本発明の目的は、将来的なゲート酸化膜又は
トンネル酸化膜の薄膜化に対しても、リン拡散の時間に
よらずその信頼性を維持できるポリシリコンゲートの半
導体装置及びその製造方法を提供することである。Therefore, an object of the present invention is to provide a polysilicon gate semiconductor device and its manufacturing method that can maintain the reliability regardless of the phosphorus diffusion time even if the gate oxide film or tunnel oxide film is thinned in the future. Is to provide.
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、本発明の半導体装置は、
例えば100Å以下のゲート絶縁膜を有するポリシリコン
ゲートのトランジスタにおいて、そのゲート絶縁膜が、
半導体基板上に形成される例えばシリコン酸化膜と、こ
のシリコン酸化膜の前記ポリシリコンゲートとの界面領
域に形成される、組成がSiXNYOZで表わされるシリコン
窒化酸化膜とにより構成されるものである。[Configuration of the Invention] (Means for Solving the Problems) In order to achieve the above object, a semiconductor device of the present invention is
For example, in a polysilicon gate transistor having a gate insulating film of 100 Å or less, the gate insulating film is
For example, a silicon oxide film formed on a semiconductor substrate and a silicon oxynitride film having a composition represented by Si X N Y O Z , which is formed in an interface region between the silicon oxide film and the polysilicon gate. It is something.
また、例えば100Å以下のトンネル絶縁膜を有する電
気的に書き換え可能な不揮発性記憶装置において、その
トンネル絶縁膜が、半導体基板上に形成される例えばシ
リコン酸化膜と、このシリコン酸化膜の浮遊ゲート電極
との界面領域に上記に形成される、組成がSiXNYOZで表
わされるシリコン窒化酸化膜とにより構成されるもので
ある。In an electrically rewritable non-volatile memory device having a tunnel insulating film of 100 Å or less, for example, the tunnel insulating film is, for example, a silicon oxide film formed on a semiconductor substrate and a floating gate electrode of the silicon oxide film. And a silicon oxynitride film having a composition represented by Si X N Y O Z , which is formed in the interface region with and.
また、前記シリコン窒化酸化膜については、前記シリ
コン酸化膜の半導体基板との界面領域に形成されること
がないが、少なくとも前記シリコン酸化膜のポリシリコ
ンゲートとの界面領域に形成されているものであればよ
い。Further, the silicon oxynitride film is not formed in the interface region of the silicon oxide film with the semiconductor substrate, but is formed at least in the interface region of the silicon oxide film with the polysilicon gate. I wish I had it.
そして、前記シリコン窒化酸化膜の製造方法は、ゲー
ト絶縁膜又はトンネル絶縁膜として、例えばシリコン酸
化膜を形成した後に、N2、NH3、N2H4等の窒素原子を含
むガス雰囲気中でRTAを行うというものである。Then, the method for manufacturing the silicon oxynitride film, as a gate insulating film or a tunnel insulating film, for example, after forming a silicon oxide film, in a gas atmosphere containing nitrogen atoms such as N 2 , NH 3 , N 2 H 4 It is to carry out RTA.
（作 用） 上述した装置によれば、ち密なシリコン窒化酸化膜が
少なくともポリシリコンゲートの直下に存在している。
即ち、将来的なゲート絶縁膜又はトンネル絶縁膜の薄膜
化に対しても、現状のリン拡散プロセスにより前記ポリ
シリコンゲートへ不純物をドープすることができる。し
かも、前記シリコン窒化酸化膜はシリコン酸化膜の半導
体基板との界面領域に形成されることがないので、前記
ゲート絶縁膜又はトンネル絶縁膜の信頼性も維持するこ
とができる。また、リン拡散時間の最適化により、トン
ネル絶縁膜の信頼性とPoly−Poly絶縁膜の耐圧とを同時
に満足させることができる。(Operation) According to the above-mentioned device, the dense silicon oxynitride film exists at least directly under the polysilicon gate.
That is, even if the gate insulating film or tunnel insulating film is thinned in the future, it is possible to dope the polysilicon gate with impurities by the current phosphorus diffusion process. Moreover, since the silicon oxynitride film is not formed in the interface region of the silicon oxide film with the semiconductor substrate, the reliability of the gate insulating film or the tunnel insulating film can be maintained. Further, by optimizing the phosphorus diffusion time, the reliability of the tunnel insulating film and the breakdown voltage of the Poly-Poly insulating film can be satisfied at the same time.
また、上述した方法によれば、前記シリコン窒化酸化
膜はN2、NH3、N2H4等の窒素原子を含むガス雰囲気中でR
TAにより形成される。即ち、このRTAは長時間のアニー
ルを必要としないので窒素原子のパイルアップを防ぐこ
とができる。これにより、チャネル移動度の低下やゲー
ト絶縁膜又はトンネル酸化膜の耐圧不良を防止できる。Further, according to the method described above, the silicon oxynitride film is R 2 , in a gas atmosphere containing nitrogen atoms such as N 2 , NH 3 , and N 2 H 4.
Formed by TA. That is, since this RTA does not require long-time annealing, it is possible to prevent pile-up of nitrogen atoms. This can prevent a decrease in channel mobility and a breakdown voltage failure of the gate insulating film or the tunnel oxide film.
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明
する。Embodiment An embodiment of the present invention will be described in detail below with reference to the drawings.
第１図は本発明の半導体装置をE2PROMに適用した実施
例であって、そのトンネル絶縁膜近傍を示した断面図で
ある。FIG. 1 is an embodiment in which the semiconductor device of the present invention is applied to an E 2 PROM, and is a sectional view showing the vicinity of the tunnel insulating film.
ｐ型シリコン基板１の表面領域にはｎ型拡散領域２が
形成されている。また、基板１上にはゲート絶縁膜とし
てのシリコン酸化膜３が形成されている。シリコン酸化
膜３にはトンネル窓が開孔されており、これにより露出
したｎ型拡散領域２上にはシリコン酸化膜４が形成され
ている。さらに、シリコン酸化膜３及び４上には、組成
がSiXOYNZ表わされる化学量論比が不確定のシリコン窒
化酸化膜５が形成されている。窒化酸化膜５上には浮遊
ゲートとなるポリシリコン膜６が形成されている。な
お、シリコン酸化膜４及び窒化酸化膜５によりトンネル
絶縁膜が構成され、その膜厚は100Å程度又はそれ以下
に薄くなっている。ここで、窒化酸化膜５とは、シリコ
ン酸化膜3,4の基板１との界面領域に形成されることが
ないが、少なくともシリコン酸化膜3,4のポリシリコン
膜６との界面領域に形成される、前記シリコン酸化膜3,
4に窒素原子が混入蓄積してできる膜のことをいう。An n-type diffusion region 2 is formed in the surface region of the p-type silicon substrate 1. Further, a silicon oxide film 3 as a gate insulating film is formed on the substrate 1. A tunnel window is opened in the silicon oxide film 3, and a silicon oxide film 4 is formed on the n-type diffusion region 2 exposed by the tunnel window. Further, on the silicon oxide films 3 and 4, a silicon oxynitride film 5 whose composition is represented by Si X O Y N Z and whose stoichiometric ratio is indefinite is formed. A polysilicon film 6 to be a floating gate is formed on the oxynitride film 5. The silicon oxide film 4 and the oxynitride film 5 form a tunnel insulating film, and the film thickness thereof is as thin as about 100 Å or less. Here, the oxynitride film 5 is not formed in the interface region between the silicon oxide films 3 and 4 and the substrate 1, but is formed at least in the interface region between the silicon oxide films 3 and 4 and the polysilicon film 6. The silicon oxide film 3,
A film formed by mixing and accumulating nitrogen atoms in 4.
第２図は前記E2PROMにおけるトンネル絶縁膜の深さ方
向（前記第１図においてＩ−Ｉ′方向）について、シリ
コン原子（Si）、酸素原子（Ｏ）及び窒素原子（Ｎ）の
プロファイルを示すものである。FIG. 2 shows profiles of silicon atoms (Si), oxygen atoms (O) and nitrogen atoms (N) in the depth direction of the tunnel insulating film in the E 2 PROM (II ′ direction in FIG. 1). It is shown.
トンネル絶縁膜に混入する窒素原子は、半導体基板と
の界面領域に蓄積されずに、浮遊ゲートとの界面領域に
蓄積されている。即ち、従来のようなパイルアップのあ
るものとは、トンネル絶縁膜、例えばシリコン酸化膜を
窒化処理するという点では同じであるが、原子的なレベ
ルでみると結果として構造的に全く違うものとなってい
る。また、この窒素原子は純粋なシリコン酸化膜をシリ
コン窒化酸化膜に変化させることになる。具体的には、
純粋なシリコン酸化膜に対してよりち密な膜に変態す
る。従って、この窒化酸化膜によりリン拡散時における
浮遊ゲートからのリンの染み出しを防止することができ
る。The nitrogen atoms mixed in the tunnel insulating film are not accumulated in the interface region with the semiconductor substrate, but are accumulated in the interface region with the floating gate. That is, it is the same as the conventional pile-up type in that the tunnel insulating film, for example, the silicon oxide film is subjected to the nitriding treatment, but at the atomic level, it is structurally completely different. Has become. Further, the nitrogen atoms change a pure silicon oxide film into a silicon oxynitride film. In particular,
It transforms into a denser film than a pure silicon oxide film. Therefore, this oxynitride film can prevent phosphorus from seeping out from the floating gate during phosphorus diffusion.
次に、前述したE2PROMを実現するための製造方法につ
いて、そのメモリトランジスタを例に第３図（ａ）〜
（ｄ）を参照しつつ説明する。なお、前記第１図と同一
の部分には同じ符号が付してある。Next, regarding the manufacturing method for realizing the above-mentioned E 2 PROM, referring to FIG.
This will be described with reference to (d). The same parts as those in FIG. 1 are designated by the same reference numerals.
まず、同図（ａ）に示すように、ｐ型シリコン基板１
に素子分離領域（図示せず）を形成した後、メモリトラ
ンジスタの閾値制御用イオン注入を行なう。また、ｎ型
拡散領域２を形成するためのイオン注入を行なった後、
基板１上にゲート絶縁膜としてのシリコン酸化膜３を形
成する。次に、同図（ｂ）に示すように、通常のフォト
リソグラフィー技術を用いてNH4Fエッチングを行い、シ
リコン酸化膜３の所定の場所にｎ型拡散領域２に達する
開口を形成する。この後、開口により露出したｎ型拡散
領域２上に極薄（100Å程度又はそれ以下）のシリコン
酸化膜４を形成する。次に、同図（ｃ）に示すように、
NH3雰囲気中においてRTA（Rapid Thermal Anneal）を行
い、シリコン酸化膜４の表面領域に窒素原子を混入す
る。そして、前記シリコン酸化膜４上に組成がSiXOYNZ
で表わされる、化学量論比が不確定のシリコン窒化酸化
膜５を形成する。なお、このRTAは長時間のアニールを
必要としないので、CVD法等によるSiN膜に比べ格段に窒
化酸化膜５の膜厚の制御性を良くできる。しかも、基板
１とシリコン酸化膜４の界面における窒素原子のパイル
アップを防止することができる（即ち、前記第２図に示
すような不純物プロファイルを実現できる。）。次に、
窒化酸化膜５上に浮遊ゲートとなる第１のポリシリコン
膜６を堆積形成する。また、第１のポリシリコン膜６を
リン拡散により導電性にする。この時、第１のポリシリ
コン膜６からのリンの染み出しは窒化酸化膜５により防
ぐことができる。次に、同図（ｄ）に示すように、第１
のポリシリコン膜６にセルスリット（図示せず）を開口
した後、熱酸化を行なってPoly−Poly絶縁膜７を形成す
る。また、このPoly−Poly絶縁膜７上に第２のポリシリ
コン膜８を堆積形成し、リン拡散によりこれを導電性に
する。さらに、通常のフォトリソグラフ技術を用いてメ
モリトランジスタのパターニングを行なう。First, as shown in FIG.
After forming an element isolation region (not shown) in the substrate, ion implantation for threshold control of the memory transistor is performed. In addition, after performing ion implantation for forming the n-type diffusion region 2,
A silicon oxide film 3 as a gate insulating film is formed on the substrate 1. Next, as shown in FIG. 3B, NH 4 F etching is performed by using a normal photolithography technique to form an opening reaching the n-type diffusion region 2 at a predetermined position of the silicon oxide film 3. Then, an extremely thin (about 100 Å or less) silicon oxide film 4 is formed on the n-type diffusion region 2 exposed by the opening. Next, as shown in FIG.
RTA (Rapid Thermal Anneal) is performed in an NH 3 atmosphere to mix nitrogen atoms into the surface region of the silicon oxide film 4. Then, a composition of Si X O Y N Z is formed on the silicon oxide film 4.
A silicon oxynitride film 5 having an uncertain stoichiometric ratio represented by is formed. Since this RTA does not require annealing for a long time, the controllability of the film thickness of the oxynitride film 5 can be remarkably improved as compared with the SiN film formed by the CVD method or the like. Moreover, pile-up of nitrogen atoms at the interface between the substrate 1 and the silicon oxide film 4 can be prevented (that is, the impurity profile as shown in FIG. 2 can be realized). next,
A first polysilicon film 6 to be a floating gate is deposited and formed on the oxynitride film 5. Further, the first polysilicon film 6 is made conductive by phosphorus diffusion. At this time, the leaching of phosphorus from the first polysilicon film 6 can be prevented by the oxynitride film 5. Next, as shown in FIG.
After opening a cell slit (not shown) in the polysilicon film 6, the thermal oxidation is performed to form the Poly-Poly insulating film 7. Further, a second polysilicon film 8 is deposited and formed on the Poly-Poly insulating film 7 and made conductive by phosphorus diffusion. Further, the patterning of the memory transistor is performed by using the usual photolithography technique.
このように、RTA技術による窒化方法を用いれば、長
時間のアニールが必要なくなるので基板１とシリコン酸
化膜４の界面における窒素原子のパイルアップを防止す
ることができる。As described above, if the nitriding method by the RTA technique is used, it is possible to prevent pile-up of nitrogen atoms at the interface between the substrate 1 and the silicon oxide film 4, because long-time annealing is not necessary.
ところで、窒化酸化膜５はその障壁高が純粋な熱酸化
膜よりも低いため、浮遊ゲートからの電子の引き抜きが
実質的に容易になる。また、電荷保持（Retention）特
性はバルク酸化膜（RTAにより窒化されなかったシリコ
ン酸化膜３及び４をいう。）が存在しているため悪化す
ることがない。さらに、トンネル絶縁膜の電流輸送メカ
ニズムは純粋なシリコン酸化膜と同様にFowler−Nordhe
im型のトンネルで説明することができる。By the way, since the barrier height of the oxynitride film 5 is lower than that of a pure thermal oxide film, the extraction of electrons from the floating gate is substantially facilitated. Further, the charge retention (Retention) characteristic does not deteriorate because the bulk oxide film (the silicon oxide films 3 and 4 which are not nitrided by RTA) are present. Furthermore, the current transport mechanism of the tunnel insulating film is similar to that of pure silicon oxide film by Fowler-Nordhe.
It can be explained by im type tunnel.
なお、前記実施例において、Poly−Poly絶縁膜７は酸
化膜／窒化膜／酸化膜の３層構造であってもよい。In the above embodiment, the Poly-Poly insulating film 7 may have a three-layer structure of oxide film / nitride film / oxide film.
次に、本発明をCMOS構造のロジック（論理）トランジ
スタに適用した場合において、これを実現するための製
造方法につき第４図（ａ）〜（ｄ）を参照しつつ説明す
る。Next, when the present invention is applied to a logic transistor having a CMOS structure, a manufacturing method for realizing this will be described with reference to FIGS. 4 (a) to 4 (d).
まず、同図（ａ）に示すように、ｐ型シリコン基板11
にｎウェル領域12を形成する。また、通常の素子分離技
術を用いて素子能動領域とフィールド領域13とを形成す
る。次に同図（ｂ）に示すように、トランジスタの閾値
制御用イオン注入を行なった後、熱酸化法により基板１
上にゲート絶縁膜としてのシリコン酸化膜14を形成す
る。次に、同図（ｃ）に示すように、NH3雰囲気中にお
いてRTAを行い、シリコン酸化膜14の表面領域に窒素原
子を混入する。そして、シリコン酸化膜14上に組成がSi
XOYNZで表わされる窒化酸化膜15を形成する。また、窒
化酸化膜15上にゲート電極となる第１のポリシリコン膜
16を堆積形成する。さらに、第１のポリシリコン膜16を
リン拡散により導電性にする。この時、第１のポリシリ
コン膜16からのリンの染み出しは窒化酸化膜15により防
ぐことができる。次に、同図（ｄ）に示すように、ロジ
ックトランジスタのパターニングを行なう。First, as shown in FIG.
An n-well region 12 is formed in. Further, the element active region and the field region 13 are formed by using a normal element isolation technique. Next, as shown in FIG. 1B, after ion implantation for controlling the threshold of the transistor is performed, the substrate 1 is formed by a thermal oxidation method.
A silicon oxide film 14 as a gate insulating film is formed on top. Next, as shown in FIG. 3C, RTA is performed in an NH 3 atmosphere to mix nitrogen atoms into the surface region of the silicon oxide film 14. Then, the composition on the silicon oxide film 14 is Si
A nitrided oxide film 15 represented by X O Y N Z is formed. In addition, a first polysilicon film to be a gate electrode is formed on the oxynitride film 15.
16 is deposited and formed. Further, the first polysilicon film 16 is made conductive by phosphorus diffusion. At this time, the leaching of phosphorus from the first polysilicon film 16 can be prevented by the oxynitride film 15. Next, as shown in FIG. 3D, the logic transistor is patterned.
即ち、このような製造方法によるロジックトランジス
タは、ち密なシリコン窒化酸化膜15が、少なくともゲー
ト電極の直下に形成されている。従って、前記ゲート電
極へ不純物をドープする際、ゲート酸化膜の信頼性を低
下させることなしに、通常のリン拡散プロセスを使用す
ることができる。That is, in the logic transistor manufactured by such a manufacturing method, the dense silicon oxynitride film 15 is formed at least directly under the gate electrode. Therefore, when doping the gate electrode with impurities, a normal phosphorus diffusion process can be used without degrading the reliability of the gate oxide film.
ところで、本発明は第５図に示すような、極性の異な
るトランジスタを各々のウェルで囲んだツインウェル構
造の半導体装置にも適用できる。ここで、第５図におい
て、前記第４図と同一の部分には同じ符号を付してあ
る。また、17はｐウェル、18は低濃度ｎ型不純物領域、
19は高濃度ｐ型不純物領域、20は高濃度ｎ型不純物領域
をそれぞれ示している。By the way, the present invention can be applied to a semiconductor device having a twin well structure in which transistors having different polarities are surrounded by respective wells as shown in FIG. Here, in FIG. 5, the same parts as those in FIG. 4 are designated by the same reference numerals. Further, 17 is a p-well, 18 is a low concentration n-type impurity region,
Reference numeral 19 indicates a high-concentration p-type impurity region, and 20 indicates a high-concentration n-type impurity region.
なお、これら上述してきた実施例において、RTAを行
なう際の反応ガスについてはNH3に限られず、N2、N2H4
等の窒素原子を含むガスであってもかまわない。また、
基板1,11、ウェル12,17、拡散領域2,18,19,20等の導電
極性に関しては、上記実施例と逆導電型であってもかま
わない。In these examples described above, the reaction gas used for RTA is not limited to NH 3 , and N 2 , N 2 H 4
It may be a gas containing nitrogen atoms such as. Also,
Regarding the conductivity polarities of the substrates 1, 11, the wells 12, 17, the diffusion regions 2, 18, 19, 20 and the like, the conductivity types of the above embodiments may be reversed.
［発明の効果］ 以上、説明したように本発明の半導体装置及びその製
造方法によれば次のような効果を奏する。[Effects of the Invention] As described above, according to the semiconductor device and the method of manufacturing the same of the present invention, the following effects can be obtained.
薄膜化されたゲート絶縁膜又はトンネル絶縁膜をRTA
技術で窒化処理することにより、ち密なシリコン窒化酸
化膜を少なくともポリシリコンゲートの直下に形成する
ことができる。即ち、前記ポリシリコンゲートへ不純物
をドープする際、通常のリン拡散プロセスを使用するこ
とができる。しかも、前記シリコン窒化酸化膜は、ゲー
ト絶縁膜又はトンネル絶縁膜の半導体基板との界面領域
に形成されることがない。従って、前記ゲート絶縁膜又
はトンネル絶縁膜の信頼性を低下させることがない。ま
た、リン拡散時間の最適化により、トンネル絶縁膜の信
頼性とPoly−Poly絶縁膜の耐圧とを同時に満足させるこ
とができる。RTA of thinned gate insulation film or tunnel insulation film
By performing the nitriding process by the technique, a dense silicon oxynitride film can be formed at least directly under the polysilicon gate. That is, when doping the polysilicon gate with impurities, a conventional phosphorus diffusion process can be used. Moreover, the silicon oxynitride film is not formed in the interface region between the gate insulating film or the tunnel insulating film and the semiconductor substrate. Therefore, the reliability of the gate insulating film or the tunnel insulating film is not reduced. Further, by optimizing the phosphorus diffusion time, the reliability of the tunnel insulating film and the breakdown voltage of the Poly-Poly insulating film can be satisfied at the same time.
さらに、前記シリコン窒化酸化膜がN2、NH3、N2H4等
の窒素原子を含むガス雰囲気中でRTAにより形成され
る。即ち、このRTAは長時間のアニールを必要としない
ので基板とゲート絶縁膜又はトンネル絶縁膜との界面に
おける窒素原子のパイルアップを防ぐことができる。従
って、チャネル移動度の低下やゲート絶縁膜又はトンネ
ル絶縁膜の耐圧不良を防止することができる。また、製
造技術の大幅向上に寄与することができる。Further, the silicon oxynitride film is formed by RTA in a gas atmosphere containing nitrogen atoms such as N 2 , NH 3 , and N 2 H 4 . That is, since this RTA does not require long-time annealing, pile-up of nitrogen atoms at the interface between the substrate and the gate insulating film or tunnel insulating film can be prevented. Therefore, it is possible to prevent a decrease in channel mobility and a breakdown voltage failure of the gate insulating film or the tunnel insulating film. In addition, it can contribute to a significant improvement in manufacturing technology.
第１図は本発明をE2PROMに適用した場合であって、その
トンネル絶縁膜近傍をを示す断面図、第２図は前記第１
図のE2PROMにおけるトンネル絶縁膜の深さ方向の不純物
プロファイルを示す図、第３図（ａ）〜（ｄ）は本発明
の製造方法をE2PROMのメモリトランジスタに適用した場
合を示す断面図、第４図（ａ）〜（ｄ）は本発明の製造
方法をロジックトランジスタに適用した場合を示す断面
図、第５図は本発明をツウィンウェル構造の半導体装置
に適用した場合を示す断面図、第６図は従来の２層ポリ
シリコン構造のE2PROMを示す断面図、第７図は浮遊ゲー
トへのリン拡散時間に対する、トンネル絶縁膜の累積不
良率とPoly−Poly絶縁膜の耐圧とのトレードオフ曲線を
示す図、第８図は従来のE2PROMにおけるトンネル酸化膜
の深さ方向の不純物プロファイルを示す図である。 1,11……ｐ型シリコン基板、２……ｎ型拡散領域、3,4,
14……シリコン酸化膜、5,15……シリコン酸化窒化膜、
6,8,16……ポリシリコン膜、７……Poly−Poly絶縁膜。FIG. 1 is a cross-sectional view showing the vicinity of the tunnel insulating film when the present invention is applied to an E 2 PROM, and FIG.
The figure which shows the impurity profile in the depth direction of the tunnel insulating film in E 2 PROM of the figure, and FIG. 3 (a)-(d) is sectional drawing which shows the case where the manufacturing method of this invention is applied to the memory transistor of E 2 PROM. FIGS. 4 (a) to 4 (d) are cross-sectional views showing a case where the manufacturing method of the present invention is applied to a logic transistor, and FIG. 5 is a cross-sectional view showing a case where the present invention is applied to a semiconductor device having a twin-well structure. 6 and 6 are sectional views showing a conventional E 2 PROM having a two-layer polysilicon structure, and FIG. 7 is a cumulative defect rate of the tunnel insulating film and a withstand voltage of the Poly-Poly insulating film with respect to the phosphorus diffusion time into the floating gate. FIG. 8 is a diagram showing a trade-off curve with and FIG. 8 is a diagram showing an impurity profile in the depth direction of the tunnel oxide film in the conventional E 2 PROM. 1,11 ... p-type silicon substrate, 2 ... n-type diffusion region, 3,4,
14 …… Silicon oxide film, 5,15 …… Silicon oxynitride film,
6,8,16 …… Polysilicon film, 7 …… Poly-Poly insulating film.
Claims (3)
と、前記シリコン基板上に第１シリコン酸化膜を形成す
る工程と、前記第１シリコン酸化膜の一部に前記拡散領
域に達する開口を形成する工程と、前記開口内の拡散領
域上に前記第１シリコン酸化膜よりも薄い第２シリコン
酸化膜を形成する工程と、窒素原子を含むガス雰囲気中
においてラピッドサーマルアニールを行い、前記第１及
び第２シリコン酸化膜の表面領域のみをSixOyNzの組成
で表されるシリコン窒化酸化膜に変える工程と、前記シ
リコン窒化酸化膜上にポシリシリコン膜を形成する工程
と、熱拡散を行い、前記ポリシリコン膜中に不純物を注
入する工程とを具備することを特徴とする半導体装置の
製造方法。1. A step of forming a diffusion region in a silicon substrate, a step of forming a first silicon oxide film on the silicon substrate, and an opening reaching the diffusion region in a part of the first silicon oxide film. Forming a second silicon oxide film thinner than the first silicon oxide film on the diffusion region in the opening; and performing rapid thermal annealing in a gas atmosphere containing nitrogen atoms to form the first silicon oxide film. And a step of changing only the surface region of the second silicon oxide film into a silicon oxynitride film represented by a composition of SixOyNz, a step of forming a polysilicon silicon film on the silicon oxynitride film, and a thermal diffusion, And a step of implanting impurities into the film.
と、前記シリコン基板上に第１シリコン酸化膜を形成す
る工程と、レジストをマスクにして前記第１シリコン酸
化膜の一部に前記拡散領域に達する開口を形成する工程
と、前記開口内の拡散領域上に前記第１シリコン酸化膜
よりも薄い第２シリコン酸化膜を形成する工程と、窒素
原子を含むガス雰囲気中においてラピッドサーマルアニ
ールを行い、前記第２シリコン酸化膜の表面領域のみを
SixOyNzの組成で表されるシリコン窒化酸化膜に変える
工程と、前記レジストを除去する工程と、前記第１シリ
コン酸化膜上及び前記シリコン窒化酸化膜上にポシリシ
リコン膜を形成する工程と、熱拡散を行い、前記ポリシ
リコン膜中に不純物を注入する工程とを具備することを
特徴とする半導体装置の製造方法。2. A step of forming a diffusion region in a silicon substrate, a step of forming a first silicon oxide film on the silicon substrate, and a step of using the resist as a mask to diffuse the diffusion into a part of the first silicon oxide film. Forming an opening reaching the region, forming a second silicon oxide film thinner than the first silicon oxide film on the diffusion region in the opening, and performing rapid thermal annealing in a gas atmosphere containing nitrogen atoms. Only the surface area of the second silicon oxide film
A step of changing to a silicon oxynitride film represented by a composition of SixOyNz, a step of removing the resist, a step of forming a polysilicon film on the first silicon oxide film and the silicon oxynitride film, and a thermal diffusion And a step of implanting impurities into the polysilicon film.
る工程と、窒素原子を含むガス雰囲気中においてラピッ
ドサーマルアニールを行い、前記シリコン酸化膜の表面
領域のみをSixOyNzの組成で表されるシリコン窒化酸化
膜に変える工程と、前記シリコン窒化酸化膜上にポシリ
シリコン膜を形成する工程と、熱拡散を行い、前記ポリ
シリコン膜中に不純物を注入する工程とを具備すること
を特徴とする半導体装置の製造方法。3. A step of forming a silicon oxide film on a silicon substrate, and rapid thermal annealing in a gas atmosphere containing nitrogen atoms, wherein only the surface region of the silicon oxide film is silicon nitride represented by a composition of SixOyNz. A semiconductor device comprising: a step of changing to an oxide film; a step of forming a polysilicon film on the silicon oxynitride film; and a step of performing thermal diffusion and injecting impurities into the polysilicon film. Production method.
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