JP2004040064A - Nonvolatile memory and method of manufacturing the same - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To release a carrier at high speed or low voltage or release the carrier with a small remaining quantity, the carrier being trapped in a discrete carrier trap site in the gate insulating film of a nonvolatile memory which comprises a bottom insulating film, an intermediate film, and a top insulating film. <P>SOLUTION: When the carrier is an electron, an electronic structure is provided in which the bottom insulating film has one side making contact with the intermediate film with larger electron affinity than the other side making contact with a first semiconductor area, so that an electron is readily released from the discrete trap site. When the carrier is a positive hole, an electronic structure is provided in which regarding a valence band top, the bottom insulating film has one side making contact with the intermediate film with higher energy than the other side making contact with the first semiconductor area, so that the positive hole is readily released from the discrete carrier trap site. <P>COPYRIGHT: (C)2004,JPO

Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は、半導体素子、更には半導体不揮発性メモリに関する。 The present invention relates to a semiconductor device, further relates to a semiconductor non-volatile memory.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
不揮発性メモリの記憶手段(浮遊ゲート、MONOS[Metal−Oxide−Nitride−Oxide−Semiconductor(金属(導電ゲートを総称する)−酸化膜−窒化膜−酸化膜−半導体)]メモリの窒化膜中のキャリア捕獲準位ないしは絶縁膜中の相互絶縁された微小粒子等の離散化したキャリア捕獲サイト)へ蓄積された電子電荷を消去する方法として、ホットホール(高エネルギーをもった正孔)注入による電荷中和、記憶手段へ捕獲された電子のFN(Fowler−Nordheim(ファウラー・ノルドハイム))トンネルまたは直接トンネルによる放出が用いられてきた。 Storing means (floating gate of the nonvolatile memory, MONOS [Metal-Oxide-Nitride-Oxide-Semiconductor (metal (collectively referred conductive gate) - oxide - nitride - oxide - semiconductor) carrier in the nitride film of the memory as a method for erasing a trap level or accumulated electron charge to each other insulated discretized carrier trapping sites, such as fine particles) in the insulating film, a hole with a hot hole (high energy) during the charge by injection sum, captured in the storage means electronic of FN (Fowler-Nordheim (Fowler-Nordheim)) is released by tunneling or direct tunneling have been used.
【0003】 [0003]
絶縁膜に挟まれた微細金属粒子からなる記憶手段へ直接トンネルにより絶縁膜内を輸送される電子を利用して荷電する方法はD. How to charge by using the electrons transported directly tunnel through the insulating film into the storage means consisting of fine metal particles sandwiched between the insulating film D. Kahngにより最初1967年に開示された(文献1:D.Kahng及びS.Sze著、“A floating gate and its application to memory devices(浮遊ゲートおよびそのメモリ装置への応用)”、Bell System Technical Journal、Vol.46、1967年、p.1288を参照)。 It was first disclosed in 1967 by Kahng (Document 1: D.Kahng and S.Sze al, "A floating gate and its application to memory devices (Application to the floating gate and the memory device)", Bell System Technical Journal, Vol.46, 1967 years, see p.1288). また、薄い酸化膜を直接トンネルで輸送される電子によりMNOS(Metal−Nitride−Oxide−Semiconductor(金属−窒化膜−酸化膜−半導体))のキャリア捕獲準位へ電子を書き込み、放出をさせる事がH. Further, the thin oxide film MNOS by electrons transported by the direct tunneling (Metal-Nitride-Oxide-Semiconductor (metal - nitride - oxide - semiconductor)) writes electrons to the carrier trapping level of, be made to the release H. A. A. R. R. Wegener等により1967年に開示されている(文献2:H.A.R.Wegener、A.J.Lincoln、H.C.Pao、M.R.O'Connel及びR.E.Oleksiak、“The Variable Threshold Transistor,a new electricallyalterable,non−destructive read−only storage device(可変閾値トランジスター、新しい電気的に可変な非破壊読み出し専用蓄積装置)”、IEEE IEDM(International Electron Device Meeting)Technical Digest,Washington D.C.,1967年、を参照)。 Has been disclosed in 1967 by such Wegener (literature 2: H.A.R.Wegener, A.J.Lincoln, H.C.Pao, M.R.O'Connel and R.E.Oleksiak, "The variable threshold transistor, a new electricallyalterable, non-destructive read-only storage device (variable threshold transistors, a new electrically variable nondestructive read-only storage device) ", IEEE IEDM (International Electron device Meeting) Technical Digest, Washington D. C., see, 1967).
【0004】 [0004]
不揮発性メモリの絶縁膜中の記憶手段へのホットホール注入による電子電荷の中和は林等により1971年世界初に開示されている(特願昭46−45727、「不揮発性メモリの記憶方法及び記憶装置」1971年6月出願、参照)。 Volatile neutralizing electron charges by hot hole injection into the storage means in the insulating film of the memory are disclosed in world's 1971 by Hayashi et al. (Japanese Patent Application No. Sho 46-45727, a method of storing "non-volatile memory and storage device "in June 1971 application, reference). この実施例として、チャネルホット電子の注入により帯電された浮遊ゲート電荷のホットホールによる中和が同特願に示されている。 As this example, neutralization with hot holes floating gate charge which is charged by injection of channel hot electrons are shown in the Japanese Patent Application. このチャネルホット電子の注入も同特願において世界初に開示された。 This injection of channel hot electron has also been disclosed in the world's first in the Japanese Patent Application. チャネルホット電子とはチャネルを走行する電子がチャネルのドレイン端高電界部分で高エネルギーを得たものを言う。 The channel hot electrons refers to electrons traveling through the channel to obtain a high energy at the drain end high electric field portion of the channel. チャネルホット電子は後にCHE(Channel Hot−Electron)と略記される様になった。 Channel hot electrons came to be abbreviated as CHE (Channel Hot-Electron) after.
【0005】 [0005]
16年後に、MONOSメモリのキャリア捕獲準位へチャネルホット電子注入により電子を蓄積し、その電子電荷をホットホールで中和した具体例がC. After 16 years, accumulated electrons by channel hot electron injection to the carrier trapping level MONOS memory, specific examples neutralize the electronic charge hot holes C. Hu等により開示されている(文献3:T.Y.Chan、K.K.Young、Chenming Hu 著、“A True Single−Transistor Oxide−Nitride−Oxide EEPROM Device(真の単一トランジスタ酸化膜−窒化膜−酸化膜EEPROM装置)”、IEEE Electron Device Letters、Vol.EDL−8、No.3、1987、p.93−95を参照)。 Disclosed by Hu et al. (Document 3: T.Y.Chan, K.K.Young, Chenming Hu al, "A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device (true single transistor oxide - nitride film - oxide film EEPROM device) ", IEEE Electron device Letters, Vol.EDL-8, No.3,1987, see p.93-95). このC. This C. Huによる試行は、電子電荷保持時間を改善する為にMONOSの半導体側酸化膜(底部酸化膜)を厚くした結果、トンネルではキャリア捕獲準位への電子注入およびキャリア捕獲準位からの電子放出が非常に遅くなった為に林等が浮遊ゲートで試行した方法をMONOSに適用したものである。 Attempts by Hu is thickened result MONOS semiconductor side oxide film (bottom oxide film) to improve the electronic charge retention time, the electron emission from the electron injecting and carrier trapping level of the carrier trap level in the tunnel HayashiHitoshi in order to become very slow is obtained by applying the method was tried in the floating gate to the MONOS.
【0006】 [0006]
一方、チャネルホット電子注入により浮遊ゲートに蓄積された電子をFNトンネルによる絶縁膜中の電子輸送により放出させて蓄積電荷を消去する方法は1980年代から試行されており、たとえばS. On the other hand, the method for erasing the stored charge of the electrons stored in the floating gate by channel hot electron injection is emitted by the electron transport in the insulating film by the FN tunneling is attempted from the 1980s, for example, S. Mukherjee等による報告がある(文献4:S.Mukherjee、T.Chang、R.Pan、M.Knecht、D.Hu 著“A single transistorEEPROM cell and its implementation in a 512K CMOS EEPROM(単一トランジスタEEPROMセルおよび512KビットCMOS・EEPROMへのその応用)”、IEEE IEDMTechnical Digest、p.616.619、1985、参照)。 It is reported by Mukherjee et al. (Document 4: S.Mukherjee, T.Chang, R.Pan, M.Knecht, D.Hu al "A single transistorEEPROM cell and its implementation in a 512K CMOS EEPROM (single transistor EEPROM cell and its application to 512K bit CMOS · EEPROM) ", IEEE IEDMTechnical Digest, p.616.619,1985, reference). 浮遊ゲートの場合はその後も実用されて来たがMONOSタイプの不揮発性メモリには後に述べる問題点があった。 Although the case of the floating gate came subsequently also practically a problem described later in a non-volatile memory of the MONOS type.
【0007】 [0007]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
前記C. Said C. Hu等によって試行されたホットホールによるMONOSの蓄積電子の中和は次のような問題点があった。 Neutralization of MONOS accumulated electrons by hot holes attempted by Hu and the like were the following problems. すなわち、 That is,
1. 1. ホットホールが注入されるキャリア捕獲準位の位置とチャネルホット電子が注入されているキャリア捕獲準位の位置が必ずしも一致しないので、蓄積された電子と同量のホールを注入しても電子電荷はミクロな位置関係では中和されず、電子とホールがダイポールとしてお互いに残ってしまう。 Since the position and channel hot electron carrier trap level hot holes are injected does not match the position of the carrier trapping level which is injected necessarily, electron charge be injected holes accumulated electrons and same amount not neutralized by microscopic positional relationship, electrons and holes is left to each other as a dipole. これは続く電子、ホールの注入の再現性を悪くする。 This is bad subsequent electronic, the reproducibility of the injection of holes.
2. 2. ホットホール注入のためのゲート及びドレイン等のバイアス電位を最適に選ばないと、注入されるホールの量が蓄積電子の量に対して容易に過不足を生ずる。 If not selected the bias potential of the gate and the drain or the like for hot hole injection to the optimal, the amount of holes injected easily produce excess and deficiency relative to the amount of accumulated electrons.
3. 3. 既に捕獲準位に蓄積されている電子の量によって上記最適バイアス電位が異なる。 The optimum bias voltage is different depending on the amount of electrons that have already been accumulated in the trap level.
4. 4. 注入されたホットホールは注入バイアス電位によっては不安定(注入後、分、時間レベルでゲート閾値電圧が経時変化する)となる。 The injected hot holes unstable by the injection bias potential (post injection amount, the gate threshold voltage changes with time at a temporal level) becomes.
【0008】 [0008]
これらの問題を解決する為に、消去ベリファイ操作(erase verify、)が行われている(文献5:E.Aloni、M.Gutman、Y.Roizin.、D.Finzi、C.Ilhyun、I.Bloom、D.Levy、A.Lann及びP.Pavan著、“書換え回数を改善したマイクロフラッシュメモリ装置(Endurance Enhancement microFLASH Memory Device)”、Extended Abstracts of the 2000 International Conference on Solid StateDevices and Materials、LC−11、p.298.299、参照)。 In order to solve these problems, erase verify operation (erase verify,) has been carried out (Reference 5:. E.Aloni, M.Gutman, Y.Roizin, D.Finzi, C.Ilhyun, I.Bloom , D.Levy, A.Lann and P.Pavan al., "micro-flash memory device to improve the rewriting number of times (Endurance Enhancement microFLASH memory device)", Extended Abstracts of the 2000 International Conference on Solid StateDevices and Materials, LC-11, p.298.299, reference). 文献5に開示された改善された結果でも消去ベリファイ回数は書換え初期には書換えとともに増加して行き、遂には10回以上を必要とする。 Erase verify count even improved results disclosed in Document 5 continue to increase with rewriting the rewriting initial, finally requires more than 10 times. また上記4. The above-mentioned 4. の不安定ホールについては消去ベリファイを実行した後で電荷量が変動するのでベリファイの効果が無い。 Effect of verification is not the charge amount varies after performing the erase verify for the unstable hole.
【0009】 [0009]
一方、ホットホールが注入されるキャリア捕獲準位の位置とチャネルホット電子が注入されているキャリア捕獲準位の位置が必ずしも一致しないことによる上記課題はキャリア捕獲サイトが離散化していることによる。 On the other hand, the problem caused by the position of the carrier trap level position and channel hot electron carrier trap level hot holes are injected is injected does not always match due to the carrier trapping sites are discretized. さらに上記課題は蓄積された電子電荷をホール電荷の引き算でその効果をキャンセルしようとするものであり、一般に精度のよい引き算効果を期待するのは難しい。 Furthermore the object is intended to cancel the effect of accumulated electron charge in subtraction hole charge, typically to expect good subtraction effect accurate difficult.
【0010】 [0010]
上記の問題を避けるために、キャリア捕獲準位からFNトンネルにより電子を放出する方法が考えられるが、前記の様に、半導体側の底部酸化膜を厚くした場合は消去速度が遅くなる。 To avoid the above problem, a method of emitting electrons by FN tunneling from the carrier trap level is considered, the as of, the erasing speed becomes slower when thicker the semiconductor side of the bottom oxide. さらに捕獲準位の電子は残留分が多くなるため導電ゲートから見たゲート閾値電圧は充分小さい値にならないことが発明者により発見された。 Further trap level of electrons gate threshold voltage as seen from the conductive gate for residue increases shall not become sufficiently small value is found by the inventors. これを避けるために低部絶縁膜の厚さを小さくすれば、記憶保持特性が悪くなるのは周知のことである。 By reducing the thickness of the lower portion insulating film in order to avoid this, it is well known for memory retention characteristics is deteriorated.
【0011】 [0011]
上記の課題の少なくとも一つ、例えば、捕獲キャリアの短時間放出を解決する為には、捕獲されたキャリアが電子の場合を例に取ると、第1の導電ゲートへ加える消去時の負電位絶対値を単純に大きくすれば良いように思われるが、この場合はゲートから絶縁膜中に電子の注入が生じて、むしろ差し引き電子蓄積量が大きくなってしまう場合があることも発明者により見出されている。 At least one of the above problems, for example, in order to solve the short-lasting release of trapped carriers, the trapped carriers takes as an example the case of electrons, a negative potential absolute erasing added to the first conductive gate Heading but seem values ​​may be simply increased, this case occurs electrons injected from the gate into the insulating film, rather by also inventor that it may deduct electrons accumulated amount increases It is. 更には正孔が第1の半導体領域から注入され、これが引きがねとなりメモリの保持特性を劣化させ、書き込み特性を変化させてしまう。 Furthermore holes are injected from the first semiconductor region, which deteriorates the retention characteristic of the memory becomes ne pull is thus changing the write characteristics.
【0012】 [0012]
【課題を解決する為の手段】 Means for Solving the Problems]
以下本発明の適用される不揮発性メモリは、少なくとも、 The following applicable nonvolatile memory of the present invention, at least,
第1の導電形の第1の半導体領域と、 A first semiconductor region of a first conductivity type,
該第1の半導体領域上に順次形成された底部絶縁膜と中間膜と頂部絶縁膜とからなる第1のゲート絶縁膜と、 A first gate insulating film made of a sequentially formed bottom insulation film and the intermediate film and the top insulating film on the first semiconductor region,
該ゲート絶縁膜上に設けられた第1の導電ゲートと、 A first conductive gate disposed on the gate insulating film,
から構成され、更に該中間膜内、該中間膜と該底部絶縁膜界面、該中間膜と該頂部絶縁膜界面のうちの少なくとも一箇所に、離散化したキャリア捕獲サイトを設けた構成からなる。 Consists further in the intermediate layer, the intermediate layer and said bottom insulating film interface, at least one portion of the intermediate layer and the said top insulating film interface, consisting of structure in which a discretized carrier trapping sites.
【0013】 [0013]
前記離散化した捕獲サイトは前記中間膜内及び前記界面のうち少なくとも一箇所に存在する電子的な捕獲準位で電子的に…電子、正孔を捕獲するエネルギー準位として…構成することも出来るが、互いに絶縁された微小粒子で物質として構成することも出来る。 Electronically ... electronic, as energy level for trapping holes ... it can also be configured in the discretized capture site electronic trap level present in at least one position of the intermediate film and the interface but it can also be configured as a substance with fine particles that are insulated from each other. 前記電子的な捕獲準位は前記中間膜を含む3層構造を積層する成膜過程で形成される。 The electronic trap level is formed in the deposition process of laminating the three layer structure including the intermediate layer. 前記微小粒子は中間膜よりは導電性が高い物質で構成される。 The fine particles is formed of high conductivity material than the intermediate layer.
【0014】 [0014]
前記MONOS構造は文字通りに解釈すれば、第1の導電ゲートが金属電極、底部絶縁膜が酸化膜、中間膜が窒化膜、頂部絶縁膜が酸化膜に該当するが、一般には浮遊ゲートに対する記憶手段の分類の為の代名詞に使われている場合が多い。 Wherein if MONOS structure taken literally, the first conductive gate metal electrode, a bottom insulating film oxide film, the intermediate film is a nitride film, although top insulation film corresponds to the oxide film, the storage unit generally against the floating gate If you are used to the pronoun for the classification of many. 本発明でもMONOSの“M”は金属には限らず、不純物を添加した導電性の多結晶シリコン、窒化チタンTiN、タングステンW等の金属以外の導電膜で構成したものも含む。 "M" of the MONOS In the present invention comprises not only the metal, conductive polycrystalline silicon doped, titanium nitride TiN, even those of a conductive film other than the metal of tungsten W or the like. “ONO”は3層ゲート絶縁膜の代名詞として使用する。 "ONO" is used as a synonym for a three-layer gate insulating film.
【0015】 [0015]
本発明では、捕獲電子または捕獲正孔の放出の容易な電子構造を底部絶縁膜に作り込むことで前記課題を解決する。 In the present invention, to solve the above problems by fabricated easy electronic structure of emission of trapped electrons or capture hole in the bottom insulation film. 即ち、前記底部絶縁膜はその電子親和力(electron affinity)において該中間膜に接する側を該第1の半導体領域に接する側より大きく構成することにより、読み出し時における該第1の半導体領域からの電子の注入の増加を抑えた状態で、底部絶縁膜を通した該電子の捕獲サイトからの電子の放出を容易とする。 That is, the bottom insulation film by configuring larger than the side in contact with the side in contact with the intermediate layer in the electron affinity (Electron affinity a) the semiconductor region of the first, electrons from the first semiconductor region in the read while suppressing the increase of the injection, to facilitate the emission of electrons from the electron trapping sites through the bottom insulation film.
【0016】 [0016]
一方、捕獲されたキャリアが正孔の場合は、本発明では、捕獲正孔の放出の容易な電子構造を前記底部絶縁膜に作り込むことで前記課題を解決する。 On the other hand, captured carriers in the case of holes, in the present invention, to solve the above problems by fabricated easy electronic structure of the release of trapped positive hole in the bottom insulation film. 即ち、前記第1半導体領域を基準としたゲート電位がゼロの時、前記底部絶縁膜をその価電子帯頂面に関して、前記中間膜に接する側を前記第1の半導体領域に接する側より電子エネルギーを高く構成することにより、読み出し時における前記第1の半導体領域からの正孔の注入の増加を抑えた状態で、前記底部絶縁膜を通した前記キャリアの捕獲サイトからの正孔の放出を容易とする。 That is, the first time gate potential of the semiconductor region as a reference is zero, the bottom insulation film with respect to its valence band top surface electron energy than the side in contact with the side in contact with the intermediate layer to said first semiconductor region by increasing constituting, while suppressing an increase in the injection of holes from the first semiconductor region in the read, facilitating release of holes from the trapping sites of the carrier through the bottom insulation film to.
【0017】 [0017]
上記の原理をエネルギーバンドダイアグラムを用いて説明する。 It will be described with reference to energy band diagrams of the principle described above. 図1、2,3,4は半導体−底部絶縁膜−中間膜−頂部絶縁膜−導電ゲート構造のエネルギーバンドダイアグラムを示す。 Figure 1,2,3,4 semiconductor - shows the energy band diagram of the conductive gate structure - bottom insulation film - intermediate layer - the top insulation film. 図では導電ゲートはn+半導体を用いている。 Conductive gate in the figure uses a n + semiconductor. 図に示されている符号の意味は次の通りである。 Meaning of symbols shown in the figures is as follows.
CBs:半導体の伝導帯(正確には伝導帯の底面。以下伝導帯については同様) CBs: the conduction band of the semiconductor (the same for the bottom below the conduction band of the conduction band to be exact.)
VBs:半導体の価電子帯(正確には価電子帯の頂面。以下価電子帯については同様) VBs: semiconductor valence band (the same for the top surface below the valence band of exactly the valence band.)
φFs:半導体のフェルミレベルEB1:底部絶縁膜と第1の半導体領域とのエネルギーバリア(電子に対する場合を示す) FaiFs: semiconductor Fermi level EB1: (showing a case for electronic) energy barrier between the bottom insulation film and the first semiconductor region
CBb:底部絶縁膜の伝導帯VBb:底部絶縁膜の価電子帯CBbs:底部絶縁膜の半導体側の伝導帯CBbm:底部絶縁膜の中間膜側の伝導帯VBbs:底部絶縁膜の半導体側の価電子帯VBbm:底部絶縁膜の中間膜側の価電子帯EBmrt:保持状態で電子が半導体へトンネル輸送される確率に対する底部絶縁膜のエネルギーバリアEBmer:消去バイアス時に中間膜側からみた底部絶縁膜の電子に対するエネルギーバリアEB1r:読み出しバイアス時、書き込み時に半導体側からみた底部絶縁膜の電子に対するエネルギーバリアCBm:中間膜の伝導帯VBm:中間膜の価電子帯CBt:頂部絶縁膜の伝導帯VBt:頂部絶縁膜の価電子帯CBg:導電ゲートの伝導帯VBg:導電ゲートの価電子帯φFg:導電ゲートのフェル CBb: the conduction band of the bottom insulation film VBb: the valence band of the bottom insulation film CBbs: bottom insulation film of the semiconductor side of the conduction band CBbm: bottom insulation film of the intermediate layer side of the conduction band Vbbs: semiconductor side of the valence of the bottom insulation film electronic band VBBM: bottom insulation film of the intermediate layer side of the valence band EBmrt: energy barrier EBmer the bottom insulation film for the probability that electrons in a holding state is a tunnel transported to the semiconductor: a bottom insulation film when viewed from the intermediate layer side during erase bias energy barrier for electrons EB1r: read bias during the energy barrier to electrons of the bottom insulation film when viewed from the semiconductor side during writing CBm: conduction band of the intermediate layer VBm: intermediate layer of the valence band CBT: conduction band of the top insulation film Vbt: top insulating film of the valence band CBg: conductive gate of the conduction band VBg: conductive gate of the valence band FaiFg: conductive gate of Fell レベルχbs:底部絶縁膜の半導体側の電子親和力χbm:底部絶縁膜の中間膜側の電子親和力TLm:中間膜中に形成されたキャリア捕獲準位TLb:中間膜と底部絶縁膜界面に形成されたキャリア捕獲準位TLt:中間膜と頂部絶縁膜界面に形成されたキャリア捕獲準位e:電子【0018】 Level Kaibs: electron affinity of the semiconductor side of the bottom insulation film Kaibm: electron affinity of the intermediate layer side of the bottom insulation film TLm: carrier trapping is formed in the intermediate layer level TLb: formed in the intermediate layer and the bottom insulation film interface carrier trapping level TLt: intermediate layer and the top insulating film interface to form a carrier trapping level e: electron [0018]
図1ではバンド構造を判り易くする為に、半導体表面がフラットバンドとなる様、導電ゲートへわずかな電位を与えている。 For clarity the band structure in Figure 1, such that the semiconductor surface becomes flat band, giving a slight potential to the conductive gate. 図1(a)は底部絶縁膜の電子親和力χbが半導体側χbsも中間膜側χbmも大きい場合、図1(b)は底部絶縁膜の電子親和力χbが半導体側χbsも中間膜側χbmも小さい場合、図1(c)は底部絶縁膜の電子親和力χbが半導体側χbsは(a)と同様に大きく、中間膜側χbmは(b)と同様に小さい場合を示す。 1 (a) is when the electron affinity χb the bottom insulation film is larger intermediate film side χbm also semiconductor side Kaibs, FIG. 1 (b) electron affinity χb the bottom insulation film is smaller semiconductor side Kaibs also intermediate film side χbm If, FIG. 1 (c) electron affinity χb semiconductor side χbs the bottom insulation film similarly large as (a), the intermediate layer side χbm shows a case similar to small and (b). 本発明では図1(c)の電子構造をとる。 The present invention takes the electronic structure of FIG. 1 (c). 図1(c)では底部絶縁膜の伝導帯が中間膜側と半導体側との間で直線で変化しているが、曲線でも本発明の効果は実現される。 Although FIG. 1 (c) conduction band of the bottom insulation film is changed in a linear between the intermediate layer side and the semiconductor side, the effects of the present invention the curve is realized.
【0019】 [0019]
図2は導電ゲートにキャリア捕獲準位から電子を放出する極性の電位を与えた時(消去バイアス状態)のエネルギーバンドダイアグラムを示す。 Figure 2 shows an energy band diagram when (erase bias condition) gave the polarity of the potential of emitting electrons from the carrier trapping level conductive gate. 図2(a)、図2(b)、図2(c)の底部絶縁膜の電子親和力χbs、χbmの大小関係はそれぞれ図1(a)、図1(b)、図1(c)と同じである。 FIG. 2 (a), the FIG. 2 (b), the bottom insulation film of the electron affinity χbs in FIG. 2 (c), respectively magnitude relationship χbm Figure 1 (a), FIG. 1 (b), the Fig. 1 (c) and it is the same.
【0020】 [0020]
図3は導電ゲートに読み出し電位を与えた時(読み出しバイアス状態)のエネルギーバンドダイアグラムを示す。 Figure 3 shows the energy band diagram when (read bias condition) gave read potential to the conductive gate. 読み出し時には半導体表面にチャネルが誘起される極性の電位を与える。 The time of reading give polarity of the potential channels is induced on the semiconductor surface. 図3(a)、図3(b)、図3(c)の底部絶縁膜の電子親和力χbs、χbmの大小関係は図1(a)、図1(b)、図1(c)と同じである。 FIG. 3 (a), FIG. 3 (b), the bottom insulation film of the electron affinity χbs in FIG. 3 (c), the magnitude relationship between χbm the FIG. 1 (a), FIG. 1 (b), the same as FIG. 1 (c) it is.
【0021】 [0021]
図2を参照すると、キャリア捕獲準位から放出される電子が底部酸化膜をFNトンネルまたは直接トンネルにより半導体へ輸送され易い電子構造は放出される電子に対する中間膜側からみたエネルギーバリアEBmerの低い図2(b)、図2(c)である。 Referring to FIG. 2, easy electronic structure electrons emitted from the carrier trap level is transported bottom oxide film to the semiconductor by FN tunneling or direct tunneling low energy barrier EBmer viewed from the intermediate layer side with respect to the electrons emitted FIG 2 (b), a diagram 2 (c).
【0022】 [0022]
一方、図3を参照すると、読み出し時に半導体から電子が注入されて、キャリア捕獲準位に蓄積されてしまう虞の大きい(読み出しディスターブの大きい)電子構造は、半導体側からみた電子に対するエネルギーバリアEB1rの小さい図3(b)である。 On the other hand, referring to FIG. 3, the electrons from the semiconductor are injected at the time of reading, the possibility that accumulated in the carrier trap level large (read disturb large) electronic structure, the energy barrier EB1r for electrons as viewed from the semiconductor side a small FIG 3 (b). したがって、読み出しディスターブの少ない、電子放出の相対的に容易な電子構造は図1(c)の構造である。 Thus, less read disturb, relatively easy electronic structure of the electron emission is the structure of FIG. 1 (c).
【0023】 [0023]
さらに図1を参照すると、図1は導電ゲートへ電位が半導体に対してほぼゼロ電位即ち記憶保持の状態を示し、キャリア捕獲準位に捕獲された電子が半導体へトンネル輸送される確率に対する障壁EBmrtが高いのは図1(a)と図1(c)である。 Still referring to FIG. 1, FIG. 1 is the potential to conductive gate indicates a state of substantially zero potential or storage holding the semiconductor, a barrier to the probability that the electrons trapped in the carrier trap level is tunnel transported to the semiconductor EBmrt high is given to FIGS. 1 (a) and FIG. 1 (c).
【0024】 [0024]
したがって、底部絶縁膜の電子親和力が半導体側は(a)と同様に大きく、中間膜側は(b)と同様に小さい本発明の電子構造(c)がキャリア捕獲準位からの電子放出が比較的速いまたは低ゲート電圧で可能で、読み出しディスターブが比較的少なく、記憶保持も比較的良い。 Accordingly, the electron affinity semiconductor side of the bottom insulation film similarly large as (a), the intermediate layer side emission of electrons from the electron structure (c) is a carrier trapping level similarly small present invention and (b) Comparison possible with target faster or low gate voltage, read disturb is relatively small, memory retention is relatively good.
【0025】 [0025]
一方、図4に示す様に、前記底部絶縁膜を、その価電子帯頂面に関して、半導体から見たゲート電位ゼロの時、該中間膜に接する側のエネルギーの値VBbmを該第1の半導体領域に接する側の電子エネルギーの値VBbsより大きく構成すると、読み出し時に前記第1の半導体領域からの正孔の注入の増加を抑えた状態で、前記底部絶縁膜を通した前記キャリアの捕獲サイトからの正孔の放出が容易となる。 On the other hand, as shown in FIG. 4, the bottom insulation film, with respect to its valence band top surface, when the gate potential zero as seen from the semiconductor, the energy value VBbm the side in contact with the intermediate layer of the first semiconductor When configured larger than the value VBbs side of the electron energy in contact with the area, while suppressing the increase in the injection of holes from the first semiconductor region when reading, from the capture site of the carrier through the bottom insulation film release hole is facilitated in. この場合は読み出しにおいて負ゲート電位を加えたとき、正孔の半導体側からの中間膜への注入は少なく抑えられるため、VBbsもVBbmと同じ程度に大きくする場合に較べて読み出しディスターブは改善される。 In this case the addition of negative gate potential in reading, since the injection of the intermediate layer is suppressed less from the hole of the semiconductor side, is improved reading disturbance as compared with the case of increasing to the same extent as VBbs also VBbm .
【0026】 [0026]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
前記電子構造を実施する材料構造例として、MONOS構造を例に取ると、前記底部絶縁膜がシリコン酸化膜、前記中間膜がシリコン窒化膜、前記頂部絶縁膜がシリコン酸化膜で構成され、該底部シリコン酸化膜は窒化され、その中間膜側における窒化率を前記第1の半導体領域側より大きくすることで前記電子構造を具現化することが出来る。 As material structure example of implementing the electronic structure, taking the MONOS structure as an example, the bottom insulation film is a silicon oxide film, said intermediate film is a silicon nitride film, said top insulating film is formed of a silicon oxide film, said bottom silicon oxide film is nitrided, it can embody the electronic structure be greater than the first semiconductor region side nitride index thereof in the intermediate layer side. この例の場合は、電子親和力において該中間膜に接する側を該第1の半導体領域に接する側より大きくする事ができるのと、前記底部絶縁膜をその価電子帯頂部に関して該中間膜に接する側の電子エネルギーを該第1の半導体領域に接する側より大きく構成することが出来るのとの両方が実現できる。 In this example, a can be greater than the side in contact with the side in contact with the intermediate layer to the first semiconductor region in the electron affinity, contacts the bottom insulation film intermediate layer with respect to its valence band top both as can be configured larger than the side in contact with electron energy side to the first semiconductor region can be realized.
【0027】 [0027]
なお、本発明ではシリコン酸化膜とシリコン窒化膜の呼称の差異は、2つの膜がシリコンと酸素の結合とシリコンと窒素の結合を少なくとも一方は含み、シリコンと結合する窒素の量が2つの膜のうちより多い一方の膜をシリコン窒化膜と呼び、シリコンと結合する酸素の量が2つの膜のうちより多い他方の膜をシリコン酸化膜と呼ぶ。 Any differences in designation of the silicon oxide film and a silicon nitride film in the present invention, two films includes at least one of the binding of the binding, silicon and nitrogen of the silicon and oxygen, the amount of nitrogen is 2 to bind with silicon membranes one of the membrane more than among the called a silicon nitride film, referred more other membrane from among oxygen quantities two membranes bonded to silicon and silicon oxide film.
【0028】 [0028]
従来、MONOS構造を製造する時の底部酸化膜の窒化は、中間窒化膜の成長初期の核成長に起因する膜のミクロな凹凸を改善する為、すなわちミクロな距離での膜厚均一性を実現する為に950℃1時間、または1000℃1分程度の熱窒化が使用されていた(例えば、文献6:Thomas Boem、Akihiro Nakamura、Hiroshi Aozasa、Machio Ymagishi及びYasutoshi Komatsu著“Development ofSub−Quarter−μ m MONOS(metal/oxide/nitride/oxide/semiconductor) TypeMemory Transistor(1/4マイクロメータ以下のMONOS(金属/酸化膜/窒化膜/酸化膜/半 Conventionally, the nitride of bottom oxide in the preparation of MONOS structure, to improve the micro uneven film due to initial growth of the nucleation of the intermediate nitride film, namely achieve film thickness uniformity of the micro distance 950 ° C. 1 hour, or thermal nitridation of 1000 ° C. for about 1 minute was used to (for example, Document 6: Thomas Boem, Akihiro Nakamura, Hiroshi Aozasa, Machio Ymagishi and Yasutoshi Komatsu al "Development ofSub-Quarter-μ m MONOS (metal / oxide / nitride / oxide / semiconductor) TypeMemory Transistor (1/4 micrometer following MONOS (metal / oxide / nitride / oxide film / semi 体)形メモリトランジスタ)”、Japanese Journal of Applied Physics、Vol.35、Part I、No.2B、Feb.、1996、pp.898−901、参照)。 Body) shape memory transistor) ", Japanese Journal of Applied Physics, Vol.35, Part I, No.2B, Feb., 1996, pp.898-901, see). この場合は底部酸化膜の半導体側まで窒化が浸透してしまい、中間膜側を主として窒化する事は難しかった。 In this case it would penetrate the nitride to the semiconductor side of the bottom oxide film, which mainly nitride intermediate layer side is difficult. したがって、図1(b)の様に半導体側電子親和力χbsも大きくなってしまって、同じ底部酸化膜厚では読み出しディスターブ、記憶の保持特性も悪くなる。 Therefore, it has become larger semiconductor side electron affinity χbs as in FIG. 1 (b), the same bottom oxide read disturb is thick, the holding characteristics of the memory becomes deteriorated.
【0029】 [0029]
一方、熱窒化時の温度が900℃より低くなると中間窒化膜のミクロな凹凸を改善する底部酸化膜への窒化効果が少なくなりミクロに平坦な中間窒化膜を実現することは難しかった。 Meanwhile, the temperature during thermal nitriding to realize a flat intermediate nitride film on the bottom nitride effect on the oxide film is reduced micro improving micro uneven in lower becomes the intermediate nitride film than 900 ° C. is difficult. この現象は、900℃より低温の熱窒化では底部酸化膜の窒化が充分行われないことを示唆している。 This phenomenon suggests that not performed sufficiently nitriding bottom oxide film at a low temperature of thermal nitridation than 900 ° C.. これは、今までMONOSに適用されていた技術では本発明の電子構造を実現するには不充分で、900℃より低い温度で底部酸化膜の表面窒化を行って本発明の電子構造を実現するのに十分効果のある製造技術を新たにMONOSに適用することが必要であることを示している。 This is a technology that has been applied to a MONOS far insufficient to achieve the electronic structure of the present invention realizes the electronic structure of the present invention be surface nitridation of the bottom oxide lower than 900 ° C. Temperature It indicates that it is necessary to apply the new MONOS manufacturing techniques with sufficient effect to.
【0030】 [0030]
MONOS形不揮発性メモリにおける本発明の電子構造は底部酸化膜を850℃より低い温度でプラズマ窒化またはラディカル窒化(以下低温窒化と総称する)する事により実現できる。 Electronic structure of the present invention in MONOS type nonvolatile memory the bottom oxide at a temperature lower than 850 ° C. can be achieved through the plasma nitriding or radical nitriding (hereinafter collectively referred to as low-temperature nitride). 本発明ではプラズマ窒化またはラディカル窒化とは、窒素原子を含むプラズマ雰囲気中または窒素ラディカルを含む雰囲気中で表面窒化することを言う。 In the plasma nitriding or radical nitriding present invention, it refers to the surface nitriding in an atmosphere containing a plasma atmosphere or a nitrogen radical containing a nitrogen atom. この為には、底部酸化膜上部で窒素、窒素+水素、アンモニアなどさらに要すればAr,Xeなどの稀ガス等を高周波電磁界で励起して窒素プラズマを発生させて底部酸化膜上に供給するかまたは、マイクロ波、紫外線で励起された窒素、窒素+水素、アンモニアなどから発生する窒素ラディカルを底部酸化膜上に供給する。 For this purpose the supply, the nitrogen at the bottom oxide film upper, nitrogen and hydrogen, optionally including addition of ammonia Ar, a rare gas or the like or Xe by generating nitrogen plasma is excited by high-frequency electromagnetic field on the bottom oxide film either or microwave, ultraviolet excited nitrogen, nitrogen and hydrogen, supplying nitrogen radicals generated from such as ammonia on the bottom oxide film. プラズマ発生装置はECR(Electron Cyclotron Resonance(電子サイクロトロン共鳴))プラズマ、ICP(Inductively Coupled Plasma(誘導結合))プラズマなど高密度プラズマ発生装置が望ましい。 Plasma generator is ECR (Electron Cyclotron Resonance (electron cyclotron resonance)) plasma, ICP (Inductively Coupled Plasma (inductively coupled)) plasma high-density plasma generating apparatus is desirable.
【0031】 [0031]
この場合、底部酸化膜の厚さが低温窒化後の出来あがりが2.3nm以上であり、底部酸化膜が形成されているシリコン基板の温度が850℃より低ければ、シリコン近傍のシリコン−窒素の化学結合は表面近傍の充分1/2以下となる。 In this case, rising A can thickness of the bottom oxide film after low-temperature nitriding is at least 2.3 nm, if lower than the temperature of the silicon substrate 850 ° C. the bottom oxide film is formed, the silicon near the silicon - nitrogen chemical bond is sufficiently below half near the surface. 底部酸化膜が厚くなればこの上限温度も大きくなる。 Thicker the bottom oxide upper limit temperature is also increased. 窒化温度が低くなれば下限膜厚は小さくなる。 The lower limit thickness if the nitriding temperature is becomes lower decreases.
【0032】 [0032]
例えば1.3nmの純シリコン酸化膜をマイクロ波リモートプラズマ下550℃で窒化した時、底部酸化膜の物理酸化膜厚は2.3nmとなり、表面近傍ではシリコンー窒素の化学結合は約10 22個/ccとなり、底部酸化膜の第1の半導体領域側ではシリコンー窒素の化学結合は10 21個/cc以下となるので電子親和力に約0.4eVの差が出来る。 For example, when a pure silicon oxide film of 1.3nm was nitrided in the microwave remote plasma under 550 ° C., the physical thickness of the oxide film is 2.3nm next bottom oxide, the chemical bond of silicon over nitrogen near the surface of about 10 22 / cc, and the first chemical bond of silicon over the nitrogen in the semiconductor region side of the bottom oxide film 10 21 / cc or less and a difference of about 0.4eV to electron affinity can since.
【0033】 [0033]
中間窒化膜をこの上に堆積する前に低温窒化した基板を湿度の多い雰囲気に放置すると、プロセスチャンバーの内外を問わず、表面にプラズマなどの損傷により形成された未結合手等の欠陥が雰囲気中の水分、酸素と容易に結合する。 Atmosphere when the substrate at low temperature nitride before depositing the intermediate nitride film on the left in large atmosphere humidity, inside and outside of the process chamber, defects dangling bonds or the like which is formed due to damage, such as plasma surface moisture in, easily binds with oxygen. このため表面層の化学結合の制御が困難になるので、これを避ける為にまず、低温窒化に用いるチャンバーは外気の漏洩の少ない構造が必要であり、かつ、使用するガスは空気、水分、有機物等の不純物の少ないガスを使用することが望ましい。 Since the control of chemical bonds Therefore the surface layer becomes difficult, firstly in order to avoid this, a chamber used for low-temperature nitriding is required less construction of outside air leakage, and gases used air, moisture, organic matter it is desirable to use the impurity less gas like.
【0034】 [0034]
本発明の電子構造を実現する為には、このような装置、原料を選択してかつ、表面の低温窒化直後に低温窒化したチャンバー内で高純度窒素または水素またはアンモニアまたは稀ガス中でアニールをするか、または中間窒化膜を堆積する装置まで外気に曝さないよう高純度窒素内または超高真空内基板搬送を行うか、表面窒化を中間窒化膜堆積装置の中でin−situに行うことが望ましい。 To realize the electronic structure of the present invention, such devices, and to select the raw material, the annealing in a chamber at low temperature nitride immediately after cold nitride surface with high purity nitrogen or hydrogen or ammonia or rare gas either, or an interim nitride film to apparatus for depositing a the high purity nitrogen as not exposed to the outside air or ultra-high vacuum substrate transfer, be subjected to surface nitriding in-situ in the intermediate nitride film deposition apparatus desirable.
また、この様にする事で、低温表面窒化でもその後に堆積する中間窒化膜のミクロな凹凸も改善することが出来る。 Also, by this manner, it is possible to improve even microscopic irregularities of the intermediate nitride film deposited thereafter even at a low temperature surface nitriding.
【0035】 [0035]
本発明の底部絶縁膜の厚み方向の電子構造を作成した後に高温長時間の製造プロセスを行うとこの電子構造のエネルギーバンドプロフィールが平坦化してしまう。 After creating the electronic structure in the thickness direction of the bottom insulation film of the present invention performed a high temperature for a long time in the production process energy band profile of the electronic structure will be flattened. イオン注入不純物の活性化のためのスパイクアニールなど、1分程度またはそれ以下の短時間では許容範囲には入るプロセスもあるが、中間膜としてシリコン窒化膜を使用し、その表面を熱酸化して頂部絶縁膜(この場合は酸化膜)を作る場合などは950℃、50分以上の熱工程を必要とするためにエネルギーバンドプロフィールを壊してしまう。 Including spike anneal for activating the ion-implanted impurity, but in the short time of about 1 minute or less some processes entering the allowable range, using the silicon nitride film as the intermediate layer, the surface is thermally oxidized top insulation film such as when (in this case, the oxide film) make 950 ° C., destroy the energy band profiles in order to require 50 minutes or more thermal processes.
【0036】 [0036]
これを防ぐ為には頂部酸化膜は900℃より低い温度のCVDまたはプラズマ酸化、ラジカル酸素酸化で形成することが望ましい。 CVD or plasma oxidation temperature is lower than the top oxide film 900 ° C. To prevent this, it is desirable to form a radical oxygen oxidation. 本発明でプラズマ酸化またはラジカル酸素酸化とは、酸素原子を含むプラズマ雰囲気中または酸素ラディカルを含む雰囲気中で酸化することを言う。 The plasma oxidation or radical oxidation with oxygen in the present invention refers to the oxidation in an atmosphere containing a plasma atmosphere or an oxygen radical containing an oxygen atom. この為には、中間窒化膜上部で酸素、酸素+水素などを高周波電磁界で励起して酸素プラズマを発生させて中間窒化膜上に供給するかまたは、マイクロ波、紫外線で励起された酸素、酸素+水素、などから発生する酸素ラディカルを中間窒化膜上に供給する。 For this purpose, the oxygen in the intermediate nitride layer top, or supplying oxygen + hydrogen and by generating oxygen plasma is excited by high-frequency electromagnetic field on the intermediate nitride film or excited by microwave, UV oxygen, oxygen + hydrogen, supplying oxygen radicals generated from the like on the intermediate nitride film. この場合、基板温度は850℃より低くて充分目的を達成する。 In this case, the substrate temperature to achieve a sufficient object lower than 850 ° C..
【0037】 [0037]
上記中間窒化膜のプラズマ酸化またはラジカル酸素酸化はCVDで頂部酸化膜を形成する場合の前処理としても好都合である。 The plasma oxidation or radical oxygen oxidation of the intermediate nitride film is also convenient as a pretreatment in the case of forming a top oxide film by CVD. すなわち、CVDで頂部酸化膜を中間窒化膜上に形成する時、表面にシリコンと酸素の化学結合が充分形成されていると酸化膜の核形成密度が高く、頂部酸化膜のミクロな凹凸が改善される。 That is, when forming a top oxide film by CVD on the intermediate nitride film, the nucleation density of the oxide film chemically bonded silicon and oxygen is sufficiently formed high on the surface, improving micro uneven top oxide film It is.
【0038】 [0038]
低温CVDで形成した頂部酸化膜はリークの原因となる欠陥、キャリアの捕獲準位が直接酸化の膜に較べて多い。 Defective top oxide film formed by low temperature CVD is causing leakage, trap level of the carrier is large compared to the film of the direct oxidation. これを改善する為に頂部酸化膜形成後処理として酸素、酸素+水素などを高周波電磁界で励起して酸素プラズマを発生させて頂部酸化膜上に供給するかまたは、マイクロ波、紫外線で励起された酸素、酸素+水素、などから発生する酸素ラディカルを頂部膜上に供給してアニールする。 Oxygen as the top oxide film formed aftertreatment in order to improve this, or to supply oxygen and hydrogen and the like to generate oxygen plasma is excited by high-frequency electromagnetic field on top oxide film or the microwave is excited by ultraviolet rays oxygen, supplied oxygen and hydrogen, oxygen radicals generated from such on top film is annealed. この時の基板温度は850℃より低くて充分効果がある。 The substrate temperature at this time is sufficiently effective lower than 850 ° C..
【0039】 [0039]
【実施例】 【Example】
本発明を実施した簡単なメモリ構造を図5に示す。 A simple memory structure embodying the present invention shown in FIG. 第1の半導体領域100は基板10の表面部分に設けられている。 The first semiconductor region 100 is provided on the surface portion of the substrate 10. 基板はSOI(silicon on insulator)基板の様に絶縁性の支持基板でもよいし、半導体基板でもよい。 The substrate may be an insulating support substrate as the SOI (silicon on insulator) substrate, or a semiconductor substrate. 半導体基板の場合は第1の半導体領域と同一導電形の半導体基板でもよいし、第1の半導体領域と逆導電形の半導体基板でもよい。 If the semiconductor substrate may be a first semiconductor region of the same conductivity type of the semiconductor substrate may be a semiconductor substrate of the first semiconductor region and the opposite conductivity type. 後者の場合は第1の半導体領域は通常ウエル(well)と呼ばれる領域として半導体基板表面に形成される。 In the latter case it is formed on the semiconductor substrate surface as a region first semiconductor region which is usually referred to as well (well).
【0040】 [0040]
第1の半導体領域100上に底部絶縁膜211、中間膜212、頂部絶縁膜213が順次積層され、第1のゲート絶縁膜210を形成する。 Bottom insulation film 211 on the first semiconductor region 100, intermediate layer 212, a top insulation layer 213 are sequentially stacked to form the first gate insulating film 210. 更にその上に第1の導電ゲート310が設けられる。 Further, the first conductive gate 310 is provided thereon. 底部絶縁膜211は中間膜側の電子親和力が第1の半導体側に較べて大きい。 Bottom insulation film 211 is larger electron affinity of the intermediate layer side in comparison with the first semiconductor side. これで本発明の基本的な構造は完成される。 This basic structure of the present invention is completed. これを第1の実施例とする。 This is referred to as the first embodiment.
【0041】 [0041]
必要に応じて、図6のように第2の半導体領域120が第1導電ゲートの一方の側に第1の半導体に接して設けられる。 If necessary, the second semiconductor region 120 is provided in contact with the first semiconductor on one side of the first conductive gate as shown in FIG. これを第2の実施例とする。 This is referred to as the second embodiment. 更に必要に応じて図7のように第3の半導体領域130が第1導電ゲートの他方の側に第1の半導体に接して設けられる。 The third semiconductor region 130 as shown in FIG. 7 is provided in contact with the first semiconductor on the other side of the first conductive gate if necessary. これを第3の実施例とする。 This is referred to as the third embodiment.
これら第2、3の半導体領域120、130の位置は第1の半導体表面上でも表面内でもよい。 These positions of the second and third semiconductor regions 120, 130 may be within the surface even on the first semiconductor surface. 第2および第3の半導体領域は不純物原子のイオン注入、不純物を添加したエピタキシアル成長などで形成される。 Second and third semiconductor regions are ion-implanted impurity atoms, is formed by such addition was epitaxially grown impurities.
【0042】 [0042]
第2および第3の半導体領域は基板10が半導体である場合は第1の半導体領域100と逆導電形に設計される。 Second and third semiconductor regions when the substrate 10 is a semiconductor is designed in the first semiconductor region 100 and the opposite conductivity type. しかし、基板が絶縁性のSOI基板のような場合は、第1の半導体領域100を高抵抗率とすることが出来、第1の半導体領域との間のリーク電流を小さく押さえることが可能であるので、pチャネルまたはnチャネル用のドレイン・ソースなど、用いる目的に応じてp形またはn形半導体のいずれとする事も出来る。 However, if the substrate is such as a SOI substrate insulating, a first semiconductor region 100 can be a high resistivity, it is possible to suppress decreasing leak current between the first semiconductor region since, like the drain and source of the p-channel or n-channel, also it can be the one of the p-type or n-type semiconductor in accordance with the purpose of using.
【0043】 [0043]
上記第2または第3の半導体領域は第1の導電ゲートからキャリアの拡散距離以内に配置されていれば、該半導体領域の導電形と同一のキャリアを第1の導電ゲート下で誘起した場合はそのキャリアのフェルミレベルを該半導体領域の電位で制御できる。 If the second or third semiconductor region is located within the diffusion length of the carriers of the first conductive gate, when inducing a conductivity type the same carrier in the semiconductor region under the first conductive gate the Fermi level of the carrier can be controlled by the potential of the semiconductor region. これは第2または第3の半導体領域のうち片方だけしか無い時も可能である。 This is possible even when there is only one of the second or third semiconductor region. 該キャリアのフェルミレベルを制御できるということは、第1の導電ゲートの電位が同一でも、第2または第3の半導体領域の電位の違いで、中間膜のキャリア捕獲準位へ該キャリアを注入する、注入しないの制御が可能であることを意味する。 That can control the Fermi level of the carrier is also the same potential of the first conductive gate, in a difference in potential of the second or third semiconductor regions, to inject the carrier to a carrier trapping level of the intermediate layer means that it is possible to control the not injected.
【0044】 [0044]
例えば、第1の半導体領域100がp形シリコン、底部絶縁膜211が表面を低温窒化した2.6nm厚のシリコン酸化膜、中間膜212が6nm厚のシリコン窒化膜、頂部絶縁膜213が4.5nmのシリコン酸化膜、第1の導電ゲート310がn形ポリシリコン、第2の半導体領域120がn形半導体領域の場合で説明する。 For example, the first semiconductor region 100 is p-type silicon, bottom insulation film 211 is 2.6nm thick silicon oxide film of the surface at low temperature nitride, the intermediate layer 212 is 6nm thick silicon nitride film, a top insulation film 213 is 4. 5nm silicon oxide film, a first conductive gate 310 is n-type polysilicon, the second semiconductor region 120 will be described in the case of n-type semiconductor region.
【0045】 [0045]
第1の半導体領域100に対して第1の導電ゲート310へ9Vの電位を与え、その下の第1の半導体領域100表面へ電子のチャネルを誘起して、そこから電子をトンネル輸送により底部シリコン酸化膜211を通過させて中間シリコン窒化膜212へ注入する条件を整えた時、第2の半導体領域120の電位が0Vであれば、電子は注入されて約1ミリ秒(msec)の時間でゲート閾値電圧に約1Vの変化が観察されるが、第2の半導体領域の電位を4Vとすると、秒オーダーの時間でも電子注入によるゲート閾値電圧の0.1V以上の変化は観察されない。 The first semiconductor region 100 to the first conductive gate 310 provides a potential of 9V, by inducing a first electronic channel to the semiconductor region 100 the underlying surface, bottom silicon by the tunnel transporting electrons therefrom when the conditioned to inject passed through an oxide film 211 to the intermediate silicon nitride film 212, if the potential of the second semiconductor region 120 is 0V, electrons in the time of about 1 ms is injected (msec) Although change of about 1V to the gate threshold voltage is observed, when the potential of the second semiconductor region is 4V, 0.1 V or more changes in the gate threshold voltage due to the electron injecting any time order of seconds is observed. これを第4の実施例とする。 This is referred to as the fourth embodiment. 第4の実施例は図6の断面構造でも、図7の断面構造でも実施可能である。 The fourth embodiment is also a cross-sectional structure of FIG. 6, it is also feasible in the cross-sectional structure of FIG. 7.
【0046】 [0046]
第1の導電ゲートへゲート閾値電圧Vtha以上の電圧を加え、第2、第3の半導体領域間の第1半導体表面にチャネルを誘起してチャネル電流を第2、第3の半導体領域の間に流す。 The gate threshold voltage Vtha or more voltage is applied to the first conductive gate, the second, the third of the first semiconductor surface induces a channel to the channel current between the semiconductor region second, between the third semiconductor region flow. この場合、第3の半導体領域の端部は第1の導電ゲートの端部と平面的に重畳する位置関係が望ましく、第2の半導体領域はそこからの空乏層が第1の導電ゲート下へ到達する距離以内にある必要がある。 In this case, the end portion of the third semiconductor region is preferably the positional relationship to be superimposed first conductive and dimensionally end of the gate, a depletion layer from the second semiconductor region there is the first conductive gate under there is a need to be in within a distance to reach.
【0047】 [0047]
第2の半導体領域の電圧を(絶対値で)増加して行くと、第2の半導体領域近傍でチャネルの電界が強くなり、その部分でキャリアの一部はいわゆるホットキャリアとなる。 When the voltage of the second semiconductor regions increases (in absolute value), the channel field becomes strong in the second semiconductor region near a portion of the carrier at that portion becomes so-called hot carriers. 第2半導体領域の電位が、底部絶縁膜と第1の半導体領域とのエネルギーバリアEB1rの電子ボルトで換算値VEB1rから計算されるキャリア加速注入電圧(VEB1r−2φFB1)より大きければ、ホットキャリアの一部はエネルギーバリアEB1rを越えることの出来るエネルギをもつ。 The potential of the second semiconductor region is larger than the bottom insulating film and the carrier accelerating injection voltage which is calculated from the converted value VEB1r in electron volts of energy barrier EB1r the first semiconductor region (VEB1r-2φFB1), hot carrier one parts has an energy that can exceed the energy barrier EB1r. そのエネルギーを持つキャリアの内、瞬時の方向が底部絶縁膜の方向を向いているキャリアが底部絶縁膜に注入され得る。 Of the carrier with its energy, the carrier instantaneous direction is directed to the bottom insulation film may be injected into the bottom insulation film.
【0048】 [0048]
注入されたキャリアが押し返されずに効率良く中間膜へ届くためにキャリア引き寄せ電圧(VEB1r+Vtha−2φFB1)より大きな電位を第1の導電ゲートへ与えて、キャリアを引き寄せる電界を第1のゲート絶縁膜の中に形成する。 A greater potential than the carrier attracted voltage (VEB1r + Vtha-2φFB1) to reach to without injected carriers are pushed back efficiently intermediate film applied to the first conductive gate, the electric field to draw the carrier first gate insulating film It is formed in the. ここでφFB1は第1の半導体領域のフラットバンド状態でのmid−gapから測定したフェルミレベルを表す。 Here φFB1 represents the Fermi level measured from mid-gap in the flat band state of the first semiconductor region.
【0049】 [0049]
このようなバイアス条件を整える事で、チャネルのキャリアをエネルギーバリアEB1rを越えて、キャリアトラップ準位などのキャリア捕獲サイトへ注入する事が出来る。 Such a bias conditions By adjust the, beyond the energy barrier EB1r the carriers in the channel, it can be injected into the carrier capture site, such as a carrier trap level. これがチャネルホットキャリア注入(CHE)注入である。 This is a channel hot carrier injection (CHE) injection. 他の原理で発生したホットキャリアも含めて、ホットキャリアの場合は、底部絶縁膜中をキャリアがトンネル輸送される必要が無いので、低部絶縁膜は厚く設計しても書き込み速度の低下は少ない。 , Including hot carriers generated in other principles, in the case of hot carriers because the bottom insulation film carriers need not be tunneled transport, low portion insulating film small decrease in write speed be designed thicker .
これを第5の実施例とする。 This is referred to as the fifth embodiment. 第5の実施例は図7および後述の図8、図9、図10の断面構造で実施可能である。 The fifth embodiment Fig. 7 and described below in FIG. 8, FIG. 9, can be implemented in the cross-sectional structure of FIG. 10.
【0050】 [0050]
上記の実施例の他に、上記のキャリアトンネル注入ないしはCHE注入さらにはPAC注入を制御するセルの構造例を述べる。 Besides the above embodiment, the above-mentioned carrier tunnel injection or CHE injection further describe the structure of cells that control the PAC injection. PAC注入とはソースサイド注入と後に呼ばれるようになったが、神谷らによって1982年に最初に開示されたホットキャリア注入方法で、下記第1の導電ゲートの第3導電ゲート側端部で形成された高電界部分で高エネルギーをキャリアが与えられ、前記底部絶縁膜と第1の半導体領域との界面のエネルギーバリアEB1rを越えてキャリアがキャリア捕獲サイトへ注入される(文献7:M.Kamiya、Y.Kojima、Y.Kato、K.Tanaka、Y.Hayashi著、”EPROM CELL WITH HIGH GATE INJECTION EFFICIENCY(高ゲート注入効率で電気的なプログラムが可能な読み出し専用メモリ)”、p.741〜744、Technical Digest of IEDM 82 It became to be called after the source side injection is a PAC injection, the first to the disclosed hot carrier injection method in 1982 by Kamiya et al., Is formed by the third conductive gate end below the first conductive gate carrier is given a high energy at a high electric field portion, the carrier beyond the energy barrier EB1r of the interface between the bottom insulation film and the first semiconductor region are injected into the carrier trapping sites (Document 7: M.Kamiya, Y.Kojima, Y.Kato, K.Tanaka, Y.Hayashi al, "EPROM CELL wITH hIGH gATE iNJECTION eFFICIENCY (high gate injection efficiency can be electrically programmed read-only memory)", p.741~744, Technical Digest of IEDM 82 (国際電子装置学会予稿集)、December、1982参照、文献7では第1の導電ゲートが浮遊ゲートとなっている。)。 (International Electronic device conference proceedings), December, 1982 reference, the first conductive gate in Document 7 is in the floating gate.).
【0051】 [0051]
図8は本発明の第6の実施例の断面構造例で、 Figure 8 is a cross-sectional structure of a sixth embodiment of the present invention,
前記第1の半導体領域100上に第1のゲート絶縁膜210と隣接して設けられた第3のゲート絶縁膜230と、 A third gate insulating film 230 provided adjacent to the first gate insulating film 210 on the first semiconductor region 100,
前記第1の導電ゲート310と電気的に絶縁されかつ並置された状態で該第3のゲート絶縁膜上に設けられた第3の導電ゲート330と、 A third conductive gate 330 provided on the gate insulating film of the third in the first conductive gate 310 and electrically insulated and juxtaposed state,
更に要すれば前記第1の導電ゲートから絶縁されてかつ一部重畳した位置関係で第1の半導体領域へ接触した第2の半導体領域120と、 Furthermore the second semiconductor region 120 in contact said first insulated from the conductive gate and the first semiconductor region in a positional relationship that partially overlapped if desired,
前記第3の導電ゲートから絶縁されてかつ一部重畳した位置関係で第1の半導体領域へ接触した第3の半導体領域130と、をさらに設け、該第2の半導体領域と第3の半導体領域は前記第1導電ゲートと前記第3導電ゲートとを間に挟んで離間している。 Said third insulated from the conductive gate and the third semiconductor region 130 in contact to the first semiconductor region in a positional relationship that partially overlapped, further provided, said second semiconductor region and the third semiconductor region They are spaced in between and said third conductive gate and the first conductive gate.
【0052】 [0052]
トンネル注入の制御は第3の導電ゲートを第3の導電ゲートのゲート閾値電圧Vthcより小さく設定して、その下のチャネルをオフ状態としておけば前記の様に第1の導電ゲートと第2の半導体領域の電位の組み合わせで可能である。 Control of tunnel injection is set smaller than the gate threshold voltage Vthc of the third conductive gate third conductive gate, the first conductive gate and the second as the if and the channel under the OFF state It can be a combination of the potential of the semiconductor region.
【0053】 [0053]
CHE注入は第3の導電ゲートにVthcを越える充分大きな(絶対値で)電位を加え、前述の様に、第1の導電ゲートに第1の半導体領域にたいしてキャリア引き寄せ電圧(VEB1r+Vtha−2φFB1)より大きな電位、第2の半導体領域に第3の半導体領域に対してキャリア加速注入電圧(VEB1r−2φFB1)より大きな電位を与える事により実施できる。 CHE injection sufficiently large (in absolute value) the potential added exceeds Vthc the third conductive gate, as described above, larger than the voltage (VEB1r + Vtha-2φFB1) attracted carrier relative to the first semiconductor region on the first conductive gate potential, it can be implemented by providing a greater potential than the carrier accelerating injection voltage (VEB1r-2φFB1) relative to the third semiconductor region to the second semiconductor region.
【0054】 [0054]
本実施例の格別な効果はPAC注入で発揮される。 Exceptional effects of the present embodiment is exhibited by PAC injection.
第3の導電ゲートにVthcを越えるがVthcに近い電圧を加え、第1の導電ゲートに第1の半導体領域にたいしてキャリア引き寄せ電圧(VEB1r+Vtha−2φFB1)より大きな電位、第2の半導体領域に第3の半導体領域に対してキャリア加速注入電圧(VEB1r−2φFB1)より大きな電位を与える。 Although exceeds Vthc the third conductive gate energized close to Vthc, large potential than the voltage attracted carrier relative to the first semiconductor region on the first conductive gate (VEB1r + Vtha-2φFB1), a third to the second semiconductor region provide greater potential than the carrier accelerating injection voltage (VEB1r-2φFB1) to the semiconductor region. このバイアス条件により、第3の導電ゲート側第1の導電ゲート端下の第1の半導体領域の表面に大きな電位差が発生し、この部分でPAC注入が起こる。 This bias condition, a large potential difference to the third conductive gate side first conductive gate end of a surface of the first semiconductor region occurs, PAC injection occurs at this portion.
【0055】 [0055]
しかし、第1の導電ゲートの長さが短く第2の半導体領域から第1の半導体領域へ延びる空乏層の横方向の延びが同程度となると注入はむしろ第2の半導体領域近傍で生ずる。 However, injection and the lateral extension of the depletion layer length of the first conductive gate extends from the short second semiconductor region into the first semiconductor region is comparable occurs at rather the second semiconductor region near. いずれの場合も注入をする為のチャネル電流は小さく、かつ効率は従来形のCHEより改善されている。 Channel current for also the injection in any case smaller, and efficiency is improved from CHE conventional form.
【0056】 [0056]
上記CHE注入でも、PAC注入でも、第1の導電ゲート、または第2の半導体領域いずれの電位が上記のそれぞれの値より小さくても注入は出来ない。 In the CHE injection, in PAC injection, the first conductive gate and the second semiconductor region either potential, can not be the injection be less than the respective value of the. また第3の導電ゲートのバイアスが上記の条件をみたさないと注入は出来ない。 The bias of the third conductive gate can not injected not meet the above conditions. したがって、このセルの第3の導電ゲートをワード線、第2の半導体領域をビット線、第1の導電ゲートを制御線に接続してアレイを構成した場合、あるいは、第3の導電ゲートを制御線、第2の半導体領域をビット線、第1の導電ゲートをワード線に接続してアレイを構成した場合、いずれの場合もこれらの3つの線の内2つの線が交叉してこの3条件を満たしたセルのみが選択的にプログラムできるように制御できる。 Accordingly, the third conductive gate word line of the cell, the second semiconductor region bit lines, if you configure the array by connecting a first conductive gate to the control lines, or control the third conductive gate line, the second semiconductor region bit lines, a first case where the conductive gate to form an array and connected to a word line, in any case by the intersection of the two lines of these three lines the three conditions only cells filled with can be controlled so as to be selectively programmed.
【0057】 [0057]
図9は第7の実施例の断面構造例で、 Figure 9 is a cross-sectional structure of the seventh embodiment,
前記第1の半導体領域上に第1のゲート絶縁膜210と隣接して設けられた第3のゲート絶縁膜230と、 A third gate insulating film 230 provided adjacent to the first gate insulating film 210 on the first semiconductor region,
該第3のゲート絶縁膜上に設けられた前記第3の導電ゲート330と、 And said third conductive gate 330 provided on the gate insulating film of the third,
前記第1の半導体領域上に前記第3のゲート絶縁膜と隣接して設けられた第2のゲート絶縁膜220と、 A second gate insulating film 220 provided adjacent to the third gate insulating film on the first semiconductor region,
該第2のゲート絶縁膜上に設けられた第2の導電ゲート320と、を更に設け、前記第1の導電ゲート310と該第3の導電ゲート330と該第2の導電ゲート320とは互いに絶縁された状態で並置され、 A second conductive gate 320 provided on the second gate insulating film, further provided, to each other with the first conductive gate 310 and the third conductive gate 330 and the second conductive gate 320 juxtaposed in a state of being insulated,
該第2の絶縁膜220は該第1の半導体領域上に順次積層された第2の底部絶縁膜221、第2の中間膜222、第2の頂部絶縁膜223からなり、更に、該第2の中間膜内、該第2の中間膜と該第2の底部絶縁膜界面、該第2の中間膜と該第2の頂部絶縁膜界面のうちの少なくとも一箇所に、離散化された電子の捕獲サイトを設けた構造を有する。 Insulating film 220 of the second consists second bottom insulation film 221, the second intermediate layer 222, the second top insulating layer 223 are sequentially stacked on the first semiconductor region, and further, the second the intermediate film, bottom insulation film interface of the intermediate film and the second second, at least one portion of the top insulation film interface of the intermediate film and the second second, discretized electronic having a structure in which a capture site.
【0058】 [0058]
更に要すれば、 If necessary In addition,
前記第1の導電ゲート310から絶縁されてかつ一部重畳した位置関係で第1の半導体領域100へ接触した第2の半導体領域120と、 A second semiconductor region 120 in contact to the first semiconductor region 100 in superposed positional relationship part and being insulated from said first conductive gate 310,
前記第2の導電ゲート320から絶縁されてかつ一部重畳した位置関係で第1の半導体領域100へ接触した第3の半導体領域130と、をさらに設け、該第2の半導体領域120と第3の半導体領域130は前記第1導電ゲート310と前記第3導電ゲート330と前記第2の導電ゲート320を間に挟んで離間していることを特徴とする【0059】 Said second insulated from the conductive gate 320 and the third semiconductor region 130 in contact with the positional relationship obtained by partly superimposed to the first semiconductor region 100 may further include a second semiconductor region 120 and the third semiconductor region 130 is characterized in that spaced in between the second conductive gate 320 and the first conductive gate 310 and the third conductive gate 330 [0059]
トンネル注入の制御は第3の導電ゲートを第3の導電ゲートのゲート閾値電圧Vthcより小さく設定して、その下のチャネルをオフ状態としておけば前記の様に第1の導電ゲートと第2の半導体領域の電位組み合わせ、第2の導電ゲートと第3の半導体領域の電位の組み合わせで可能である。 Control of tunnel injection is set smaller than the gate threshold voltage Vthc of the third conductive gate third conductive gate, the first conductive gate and the second as the if and the channel under the OFF state potential combinations of semiconductor regions, it is possible by the combination of the potential of the second conductive gate and the third semiconductor region.
【0060】 [0060]
第1の導電ゲート下の中間膜へホットキャリアを注入する場合は、第3の導電ゲートにVthcを越えるがVthcに近い電位を加え、第1の導電ゲートに第1の半導体領域にたいしてキャリア引き寄せ電圧(VEB1r+Vtha−2φFB1)より大きな電位、第2の半導体領域に第3の半導体領域に対してキャリア加速注入電圧(VEB1r−2φFB1)より大きな電位を与える。 When injecting hot carriers into the first conductive gate of an intermediate film, the third conductive gate exceeds Vthc is added potential close to Vthc, voltage attracted carrier relative to the first semiconductor region on the first conductive gate (VEB1r + Vtha-2φFB1) greater potential than provide a large potential than the carrier accelerating injection voltage (VEB1r-2φFB1) relative to the third semiconductor region to the second semiconductor region. 一方、第2の導電ゲートへは第2の導電ゲートの閾値電圧Vthbを充分越える電位を与える。 On the other hand, the second conductive gate applies a potential exceeding sufficiently threshold voltage Vthb of the second conductive gate. このバイアス条件により、第3の導電ゲート側第1の導電ゲート端下の第1の半導体領域の表面に大きな電位差が発生し、この部分でPAC注入が起こる。 This bias condition, a large potential difference to the third conductive gate side first conductive gate end of a surface of the first semiconductor region occurs, PAC injection occurs at this portion.
【0061】 [0061]
しかし、第1の導電ゲートの長さが短く第2の半導体領域から第1の半導体領域へ延びる空乏層の横方向の延びが同程度となると注入はむしろ第2の半導体領域近傍で生ずる。 However, injection and the lateral extension of the depletion layer length of the first conductive gate extends from the short second semiconductor region into the first semiconductor region is comparable occurs at rather the second semiconductor region near. いずれの場合も注入をする為のチャネル電流は小さく、かつ効率は従来形のCHEより改善されている。 Channel current for also the injection in any case smaller, and efficiency is improved from CHE conventional form.
【0062】 [0062]
第2の導電ゲート下の中間膜へホットキャリアを注入する場合は、第3の導電ゲートにVthcを越えるがVthcに近い電位を加え、第2の導電ゲートに第1の半導体領域にたいしてキャリア引き寄せ電圧(VEB1r+Vtha−2φFB1)より大きな電位、第3の半導体領域に第2の半導体領域に対してキャリア加速注入電圧(VEB1r−2φFB1)より大きな電位を与える。 When injecting hot carriers into the second conductive gate of an intermediate film, the third conductive gate exceeds Vthc is added potential close to Vthc, voltage attracted carrier relative to the first semiconductor region to the second conductive gate (VEB1r + Vtha-2φFB1) greater potential than provide a large potential than the carrier accelerating injection voltage (VEB1r-2φFB1) to the second semiconductor region to the third semiconductor region. 一方、第1の導電ゲートへは第1の導電ゲートの閾値電圧Vthaを充分越える電位を与える。 On the other hand, the first conductive gate applies a potential exceeding sufficiently threshold voltage Vtha of the first conductive gate. このバイアス条件により、第3の導電ゲート側第2の導電ゲート端下の第1の半導体領域の表面に大きな電位差が発生し、この部分でPAC注入が起こる。 This bias condition, a large potential difference to the third conductive gate-side second conductive gate end of a surface of the first semiconductor region occurs, PAC injection occurs at this portion.
【0063】 [0063]
しかし、第2の導電ゲートの長さが短く第3の半導体領域から第1の半導体領域へ延びる空乏層の横方向の延びが同程度となると注入はむしろ第3の半導体領域近傍で生ずる。 However, injection and the lateral extension of the depletion layer the length of the second conductive gate extends from the short third semiconductor region to the first semiconductor region is comparable occurs at the third semiconductor region near rather. いずれの場合も注入をする為のチャネル電流は小さく、かつ効率は従来形のCHEより改善されている。 Channel current for also the injection in any case smaller, and efficiency is improved from CHE conventional form.
【0064】 [0064]
上記ホットキャリア注入では、第1の導電ゲート、第2の導電ゲート及び第2の半導体領域または第3の半導体領域のいずれの3電位が上記のそれぞれ対応する値より小さくても注入は出来ない。 In the hot carrier injection, the first conductive gate, any third potential of the second conductive gate and the second semiconductor region or the third semiconductor region is not possible injection be less than the value corresponding to each of the above. また第3の導電ゲートのバイアスが上記の条件をみたさないと注入は出来ない。 The bias of the third conductive gate can not injected not meet the above conditions. したがって、このセルの第3の導電ゲートをワード線、第2の半導体領域を第1のビット線、第3の半導体領域を第2のビット線、第1の導電ゲートを第1制御線第2の導電ゲートを第2の制御線に接続してアレイを構成した場合、または、第3の導電ゲートを制御線、第2の半導体領域を第1のビット線、第3の半導体領域を第2のビット線、第1の導電ゲート及び第2の導電ゲートを制御線に接続してアレイを構成した場合、いずれもこれらの3つの線の内2つの線が交叉してこの3条件を満たしたセルのみが選択的にプログラムできるように制御できる。 Accordingly, the third conductive gate word line of the cell, the second semiconductor region first bit line, a third semiconductor region second bit line, a first conductive gate first first control line 2 If the conductive gate was connected to a second control line to configure the array, or, a third conductive gate control line, the second semiconductor region first bit line, a third semiconductor region second the bit line, when an array is configured to connect to the first conductive gate and the second conductive gate control lines, both by the intersection of two lines of these three lines satisfying the three conditions only the cell can be controlled so as to be selectively programmed.
【0065】 [0065]
前記のトンネル注入、ホットキャリア注入によって、中間膜内、中間膜と頂部絶縁膜との界面、中間膜と底部絶縁膜との界面のうちの少なくとも一箇所に形成された離散化したキャリア捕獲サイトに捕獲されかつ蓄積されたキャリアはその電荷によって電子ならば第1の導電ゲートから測定したゲート閾値電圧Vthaを正の方向へ変化させ、正孔ならば負の方向へ変化させる。 The tunnel injection, the hot carrier injection, in the intermediate layer, the interface between the intermediate layer and the top insulation film, the intermediate layer and the bottom carrier trapping sites discretized formed on at least one portion of the interface between the insulating film captured and accumulated carriers of the first gate threshold voltage Vtha measured from conductive gate alter the positive direction if electrons by its charge, changing if the holes in the negative direction.
捕獲・蓄積されたキャリアが捕獲サイトから放出されれば該ゲート閾値電圧Vthaは、初期値の方向へ戻る。 Once captured, the accumulated carriers are discharged from the trapping sites the gate threshold voltage Vtha returns to the direction of the initial value.
【0066】 [0066]
本発明では捕獲サイトからのキャリアの放出は、直接トンネルまたはFNトンネルにより行われる。 Release of carriers from trapping sites in the present invention is carried out by direct tunneling or FN tunneling.
第1の半導体領域の表面に対して、第1の導電ゲートを相対的にキャリア電荷と同じ符号の電位にバイアスする事により、キャリアを捕獲サイトから放出する。 To the surface of the first semiconductor region, by biasing the potential of the first conductive gate by the same reference numerals as relatively carrier charge, releasing the carrier from the trapping sites. 「キャリア電荷と同じ符号の電位」とはキャリアが電子ならば負、キャリアが正孔ならば正の電位を指す。 If the carrier is a "potential of the same sign as the carrier charge" e negative, it refers to positive potential if the carrier holes.
例えば、相対的に規定の負の電位を第1の導電ゲートへ与える為には、 For example, to give a negative potential relatively provision to the first conductive gate,
1. 1. 第1の半導体領域を0電位として、第1の導電ゲートへ規定の負の電位を与える、 A first semiconductor region as a zero potential, have a negative potential of the provision to the first conductive gate,
2. 2. 第1の半導体領域の電位を正の電位V1erとし、第1の導電ゲートを負の電位Vg1erとし、Vg1er−V1erが規定の負の電位となるようにする、 The potential of the first semiconductor region and positive potential V1er, a first conductive gate to a negative potential Vg1er, so that Vg1er-V1er becomes a negative potential of the provisions,
3. 3. 第1の半導体領域の電位を規定の負電位と絶対値が同じ正電位として、第1の導電ゲートの電位を0とする、 As a negative potential and the absolute value of establishing the potential of the first semiconductor region have the same positive potential, the potential of the first conductive gate to 0,
等の電位の組み合わせの1つが適用される。 One combination of potentials of equal but applies.
【0067】 [0067]
上記第4の実施例において底部絶縁膜(酸化膜)の厚さが3nmで低温窒化を行わないときは、第1の導電ゲートへ10V印加して電子を電子捕獲サイトへ捕獲した後、第1の導電ゲートへ−10V印加して捕獲電子を放出する動作を行っても、第1の導電ゲートのゲート閾値電圧Vthaは1秒後も初期値には戻らず、1.5Vだけ増加した値で留まる。 The case where the thickness of the bottom insulation film (oxide film) does not perform the low-temperature nitriding at 3nm In the fourth embodiment, after capturing electrons to electron capture site with 10V applied to the first conductive gate, the first in the even if the -10V applied operates to release the trapped electrons to the conductive gate, the gate threshold voltage Vtha of the first conductive gate does not return to be the initial value after one second, the value increased by 1.5V stay. 一方、低温窒化を行うなどして本発明の電子構造を底部絶縁膜に実現した場合は、ゲート閾値電圧は初期値付近へ戻る。 On the other hand, if it is realized on the bottom insulation film electronic structures of the present invention by, for example, performing a low temperature nitride, the gate threshold voltage returns to the vicinity of the initial value.
更に、高温窒化により底部酸化膜の半導体界面まで表面と同じ程度窒化してしまうと、導電ゲートへ−10V加えた後は、ゲート閾値電圧Vthaは初期値より更に−2Vほど低くなる。 Further, when the result in the same degree nitride surface to semiconductor interface of the bottom oxide film by high-temperature nitriding, after adding -10V to conductive gate, the gate threshold voltage Vtha is even more -2V lower than the initial value. かつ保持特性が劣化する。 And retention characteristics are deteriorated.
【0068】 [0068]
本発明の第8の実施例として、ソースライン分離形アレイ(書き込みに直接トンネルまたはFNトンネルを用いたANDセルまたはCHE注入NORセルから成る)に本発明を適用した場合を製造工程例も含めて以下に述べる。 An eighth embodiment of the present invention, a case of applying the present invention to the source line separation-array (an AND cell or CHE injection NOR cell using direct tunneling or FN tunneling in writing) manufacturing process example is also included It described below.
A1)図10(a)に示す様に、公知のフォトリソグラフィ技術と高エネルギーイオン注入技術を用いて、(100)面を主面として有するp形シリコン基板10の表面領域へ、深いnウエル101、pウエル102を選択的に形成する。 A1) As shown in FIG. 10 (a), by using a known photolithography technique and high-energy ion implantation technique, (100) plane of the surface region of the p-type silicon substrate 10 having a major surface, a deep n-well 101 selectively forming a p-well 102.
【0069】 [0069]
A2)次いで、シャロウトレンチ(shallow trench)埋め込み酸化膜加工工程で用いるCMP(chemical mechanical polish化学機械研磨)ストッパー2層膜(パッド酸化膜11とシリコン窒化膜12)を形成し、公知のフォトリソグラフィー技術とRIE(エッチングに方向性を有するドライエッチング)技術を用いて、所望の平面形状のフォトレジスト膜13をマスクとしてシャロウトレンチ110を上記p形シリコン基板表面領域内へ形成する。 A2) Then, a shallow trench (Shallow Trench) buried oxide film is used in the processing step CMP (Chemical Mechanical polish chemical mechanical polishing) stopper 2 layer film (pad oxide film 11 and the silicon nitride film 12), a known photolithography technique a RIE using the technique (dry etching with a direction to etching), a shallow trench 110 is formed into the p-type silicon substrate surface region as a mask a photoresist film 13 having a desired planar shape. (図10(b)) (FIG. 10 (b))
【0070】 [0070]
A3)シャロウトレンチ110の側面と底面に熱酸化膜111を熱酸化で形成し、必要に応じてチャネルストップ不純物のイオン注入をシャロウトレンチ110底面に(図10(b)の段階で)行い、p形チャネルストップ領域103を形成する。 A3) a thermal oxide film 111 on the side surface and the bottom surface of the shallow trench 110 is formed by thermal oxidation, performed as necessary ion implantation of channel stop impurity shallow trench 110 bottom at the stage of (FIG. 10 (b)), p forming a shape channel stop region 103.
【0071】 [0071]
A4)シャロウトレンチ110に高密度プラズマ(High Density Plasma) CVDによりCVD埋め込み酸化膜112を埋め込み上記2層膜ストッパーをを利用してCMPによりウエファー表面を2層膜ストッパーの上面位置まで平坦化する。 A4) Shallow high-density plasma (High Density Plasma in the trench 110) to planarize the wafer surface to the upper surface position of the two-layer stopper by CMP by using the embedded the two-layer film stopper CVD buried oxide film 112 by CVD.
【0072】 [0072]
A5)上記2層膜をエッチングしてpウエル102の頂面(top surface)を露出する。 A5) with the two-layer film is etched to expose the top surface of the p-well 102 (top surface).
この結果第図10(c)の断面構造が得られる。 Sectional structure of this result the FIG 10 (c) is obtained. この段階では埋め込み酸化膜112の表面はpウエル102の頂面と段差を有する場合多いが、簡単のために、以後本実施例では埋め込み酸化膜112とpウエル102の頂面と同一レベルとして描画する。 Although often have top surfaces and the step surfaces p-well 102 of the buried oxide film 112 at this stage drawing, for simplicity, as the same level as the top surface of the oxide film 112 and the p-well 102 embedded in the subsequent embodiment to. また酸化膜111は表示しない。 The oxide film 111 is not displayed.
本実施例ではpウエル102の頂面を含む表面領域が半導体領域100となる。 Surface area including the top surface of the p-well 102 is a semiconductor region 100 in this embodiment.
【0073】 [0073]
A6)pウエル102の頂面を窒素希釈酸素雰囲気中850℃で酸化して本発明の底部絶縁膜となる1.3nm〜3nmの底部シリコン酸化膜211を成長させる。 A6) The top surface of the p-well 102 to grow the bottom silicon oxide film 211 of 1.3nm~3nm as a bottom insulation film of the present invention by oxidizing at 850 ° C. in a nitrogen diluted oxygen atmosphere. この熱酸化の場合、雰囲気ガスに窒素ガスが含まれているが、窒化膜は成長しない。 In this thermal oxidation, but contains a nitrogen gas in the atmosphere gas, nitride film does not grow. pウエル102の頂面近傍は本発明の第1の半導体領域となる。 The top surface vicinity of the p-well 102 is a first semiconductor region of the present invention.
【0074】 [0074]
A7)次いで上記底部酸化膜の表面を窒素を含むプラズマまたは窒素ラジカル(radical)を用いて窒化する。 A7) then nitriding the surface of the bottom oxide film using plasma or nitrogen radical containing nitrogen (radical).
窒素ラジカル窒化では、ECR(electron cyclotron resonance)プラズマ装置、またはマイクロ波励起プラズマ発生装置内に窒素ガス、窒素ガス+水素、アンモニアなどを導入して(必要とあれば希釈・安定化・活性化効率向上のためにアルゴン、キセノンなど稀ガスを添加)窒素プラズマを発生させ、そこで生成される窒素ラジカルをプラズマ発生源から離れた位置で加熱したウエファー上に導き表面窒化を行う。 The nitrogen radical nitriding, ECR (electron cyclotron resonance) plasma apparatus or microwave excited plasma nitrogen gas generator in the apparatus, a nitrogen gas and hydrogen, and ammonia introduced to (- dilution if necessary Stabilization and activation efficiency, argon in order to improve, adding a rare gas such as xenon) to generate nitrogen plasma, where subjected to surface nitriding leads to nitrogen radicals produced on wafer heated at a location remote from the plasma source.
【0075】 [0075]
ECRプラズマ装置をラジカル発生源として用いる場合は、窒化中の基板温度は750℃、表面付近(深さ1nm程度まで)での窒素結合のピーク濃度は20原子%以上とすることが出来る。 When using the ECR plasma device as a radical generating source, the substrate temperature during nitriding is 750 ° C., a peak concentration of nitrogen bond in the vicinity of the surface (to a depth 1nm or so) can be 20 atomic percent or more.
マイクロ波プラズマ装置をラジカル発生源として使う場合は、550℃ の基板温度で同様な窒素濃度を得ることが出来る。 The microwave plasma apparatus if used as a radical generating source, it is possible to obtain the same nitrogen concentration at the substrate temperature of 550 ° C..
プラズマ窒化の場合はRF周波数で励起したICP(inductively coupled plasma)装置、マイクロ波スロットアンテナプラズマ装置などに窒素ガス、窒素ガス+水素、アンモニアなどを導入して(必要とあれば希釈・安定化・活性化効率向上のためにアルゴン、キセノンなど稀ガスを添加)、高密度窒素プラズマを発生させ基板をプラズマの中に浸漬して窒化を行う。 ICP (inductively coupled plasma) apparatus excited by RF frequency in the case of plasma nitriding, the microwave slot antenna plasma nitrogen gas or the like, a nitrogen gas + hydrogen, diluting and stabilizing, if by introducing such as ammonia and (required adding argon, a rare gas such as xenon for activation efficiency), the nitriding by immersing the substrate into the plasma to generate high-density nitrogen plasma. この場合は基板温度は更に100℃(ICP)、400℃と低くて良い。 The substrate temperature when further 100 ℃ (ICP), may be as low as 400 ° C..
【0076】 [0076]
A8)上記の表面窒化処理をした基板を、同一装置中の窒素ガス、稀ガスないし窒素ガス十水素ないしアンモニア雰囲気中でアニールするか、空気に曝すことなく乾燥窒素を封入したウエファーボックス中にいれてシリコン窒化膜CVD装置へ搬送し、ジクロロシラン(di−chloro−silane)とアンモニア(ammonia)を原料ガスとし、窒素(nitrogen)をキャリアガスとしたアンモニア過剰の条件でシリコン窒化膜212を700℃で9nm成長させる。 Put substrate with the A8) above the surface nitriding treatment, nitrogen gas in the same apparatus, or annealing in rare gas or nitrogen gas tens hydrogen or ammonia atmosphere, the weather in fur box encapsulating without dry nitrogen being exposed to the air transported to the silicon nitride film CVD apparatus Te, dichlorosilane (di-chloro-silane) and ammonia (ammonia) as a raw material gas, 700 ° C. the silicon nitride film 212 nitrogen (Pnitrogen) with ammonia excess conditions with a carrier gas in to 9nm growth. このシリコン窒化膜は本発明の中間膜となる。 The silicon nitride film is an intermediate film of the present invention.
【0077】 [0077]
シリコン窒化膜のCVDをする前に基板を空気に曝してしまった場合は、CVD装置に搬送した後基板昇温前に装置内を真空に引き、基板表面に吸着した水分、および酸素を除去する工程を加えることがCVD膜の凹凸をおさえる上で望ましい。 If the substrate prior to the CVD of silicon nitride film had exposed to air, drawn through the device before the substrate temperature increase was transported to the CVD apparatus in a vacuum to remove adsorbed water, and oxygen to the substrate surface it is desirable for suppressing the irregularities of the CVD film applying step.
【0078】 [0078]
A9)次に頂部酸化膜213を850℃より低い温度のCVDまたはプラズマないしはラディカル酸化で4.5nm成長させる。 A9) then allowed 4.5nm grow top oxide film 213 at a lower temperature CVD or plasma or radical oxidation than 850 ° C.. 酸化する場合は窒化膜は約6nm残る。 If oxidized nitride film remains approximately 6 nm. 上記表面窒化により底面酸化膜に作りこまれたバンドプロフィールを維持する為には、窒化膜の酸化を低温化する必要がある。 To maintain a band profile which is built on the bottom oxide film by the surface nitriding, it is necessary to lower temperature of oxidation of the nitride film. このためには、水素と酸素を基板直上で減圧燃焼させることによって低温化出来る。 For this purpose, it can be low temperature by vacuum burning hydrogen and oxygen immediately above the substrate. たとえば、基板温度840℃、15分程度で従来の950℃、45分の常圧パイロジェニック酸化と同様の酸化膜厚を得ることが出来る。 For example, a substrate temperature of 840 ° C., for about 15 minutes prior 950 ° C., can be obtained an oxide film thickness similar to the normal pressure pyrogenic oxidation of 45 minutes. この低温化の原因は基板表面に酸化性のラジカルが供給されるためと考えられている。 The cause of this low temperature is considered to be because the oxidizing radicals are supplied to the substrate surface.
【0079】 [0079]
次工程で受ける汚染から保護する為に10〜20nmのシリコン薄膜を成長させる。 Growing a silicon thin 10~20nm in order to protect from contamination receiving in the next step.
【0080】 [0080]
A10)チャネルVth、ソース・ドレインパンチスルー電圧、CHE書き込みの場合の注入効率などの調整のために、上記pウエル頂面シリコンへ、硼素などの不純物イオン注入を上記保護シリコン薄膜・酸化膜・窒化膜・酸化膜の4層構造を通して行い(例えば、dose:1E12〜13atm/cm )、領域104を形成する。 A10) channel Vth, the source-drain punch-through voltage, in order to adjust such injection efficiency for the CHE writing, the p-well top surface into the silicon, the protective silicon thin-oxide-nitride ion implantation of impurities such as boron conducted through four layers of film-oxide film (e.g., dose: 1E12~13atm / cm 2) , to form a region 104.
この領域104は第1の半導体領域と共通領域である。 This region 104 is common region and the first semiconductor region.
【0081】 [0081]
A11)上記保護シリコン膜上の自然酸化膜、汚染を希釈した緩衝弗酸溶液で除去し(保護シリコン膜表面を水素終端状態仕上げとすることが望ましい)、その上に更に多結晶シリコン薄膜300をCVD成長させる。 A11) a natural oxide film on the protective silicon film is removed with buffered hydrofluoric acid solution prepared by diluting the contamination (it is desirable that the protective surface of the silicon film to hydrogen termination state finish), the further polycrystalline silicon thin film 300 thereon to CVD growth. 必要に応じてこの多結晶シリコン薄膜はn形ないしはp形不純物でドープされる。 The polycrystalline silicon thin film is doped with n-type or p-type impurities as needed. この段階の断面図を図10(d)に示す。 A cross-sectional view at this stage is shown in FIG. 10 (d). 以後図8(e)からは今までの断面と直交方向の断面を示す。 From subsequent view 8 (e) shows a cross-sectional direction perpendicular cross-section so far.
【0082】 [0082]
A12)図10(e)に示す様に、所望の平面形状に加工したフォトレジスト14をマスクとして、前記多結晶シリコン薄膜をメモリトランジスタの導電ゲート310の形状にエッチングする。 A12) as shown in FIG. 10 (e), as a mask a photoresist 14 is processed into a desired planar shape, etching the polycrystalline silicon thin film in the shape of the conductive gate 310 of the memory transistor. 更に必要に応じて該フォトレジストマスクを用いて上記3層膜213、212、211をエッチングする。 Further etching the three-layer film 213,212,211 using the photoresist mask as required.
【0083】 [0083]
A13)図10(f)に示す様に、上記導電ゲート310をマスクとしてソース・ドレイン(140)不純物をイオン注入で導入する。 A13) as shown in FIG. 10 (f), to introduce the source-drain (140) impurity by ion implanting the conductive gate 310 as a mask. AND形、CHE注入形のアレイを形成する場合は、LDD(141)用不純物(例えば、dose:5E13〜14atm/cm )の注入をして後、ゲートサイドウオール酸化膜の形成、高濃度ソース・ドレイン(142)不純物(例えば、dose:1E15〜16atm/cm )の注入を行う。 AND type, when forming an array of CHE injection form, LDD (141) for impurities (e.g., dose: 5E13~14atm / cm 2) later by the injection of the formation of gate sidewall oxide film, the high concentration source drain (142) impurities (e.g., dose: 1E15~16atm / cm 2) performing injection. NAND形ストリング(string)を形成するメモリトランジスタの部分では上記のイオン注入の内LDD用不純物の注入だけが適用される。 The portion of the memory transistors forming the NAND-type string (string) just injection internal LDD impurity of the ion implantation is applied.
【0084】 [0084]
A14)層間絶縁膜401を堆積、平坦化して、コンタクトホールをエッチングして、タングステンなどのコンタクトプラグ501、配線導電層の堆積、ビット線601、主ワード線(図示せず。図示した多結晶シリコンゲートが連続した平面形状とされローカルワード線として持ちいられている。)など必要な配線パターンにエッチング形成する。 A14) depositing an interlayer insulating film 401, and planarized, contact holes are etched, the contact plug 501 such as tungsten, the deposition of the wiring conductive layer, the bit line 601, not the main word line (shown. Polysilicon illustrated gate is not to have a continuous planar shape as are local word lines.) is etched into the wiring pattern required like. 更に必要に応じて、層間絶縁膜402を堆積、平坦化して、コンタクトホールをエッチングして、タングステンなどのコンタクトプラグ502、配線導電層の堆積、ビット線602、主ワード線など必要な配線パターンにエッチング形成する。 If necessary, an interlayer insulating film 402, and planarized, contact holes are etched, the contact plug 502 such as tungsten, the deposition of the wiring conductive layer, the bit line 602, the required wiring patterns such as a main word line formed by etching.
【0085】 [0085]
図10(g)はメモリセルが並列に接続されたソースライン分離形アレイを構成する場合の断面を示している。 Figure 10 (g) shows a cross section of a case where a source line separate type array in which memory cells are connected in parallel.
図において、ポリシリコン導電ゲートは紙面に垂直方向に延在してワード線の部分配線として使用することが出来る。 In the figure, the polysilicon conductive gate can be used as a partial wiring of the word lines extend in a direction perpendicular to the paper surface.
【0086】 [0086]
一方、NAND形ストリングの場合はメモリセルストリングの両端に選択トランジスタを接続する。 On the other hand, in the case of NAND-type strings connecting the select transistors at each end of the memory cell string. AND形、NOR形のメモリセルアレイもアレイに収容するビット容量が大きくなるとローカルビット線で最小単位のビット数を接続してさらに選択トランジスタを介してメインビット線に接続する。 AND type, and when the bit capacity for accommodating a NOR type memory cell array even array increases through the further selection transistors and connect the number of bits the minimum unit in the local bit lines connected to the main bit line.
【0087】 [0087]
この選択トランジスタはメモリセルと別のゲート絶縁膜構成および膜厚で設計されるので、通常はゲート絶縁膜からゲート電極までは別工程で製造する。 This selection transistor is designed in a different gate insulating film structure and the film thickness and the memory cell, usually from the gate insulating film until the gate electrode is prepared in a separate step. このためコスト増となる。 For this reason the increase in cost.
【0088】 [0088]
上記窒化膜の酸化に低温のラディカル酸化、またはプラズマ酸化を使用した場合、窒化膜の酸化速度とシリコンの酸化速度が近くなるので頂部酸化膜とこの選択トランジスタのゲート酸化膜、およびその後のゲート電極も同時に作成出来る。 When using the radical oxidation, or plasma oxidation of the low temperature oxidation of the nitride film, because the oxidation rate of the oxidation rate and the silicon nitride film is near the top oxide film as a gate oxide film of the select transistor, and then the gate electrode It can also be created at the same time. 同様にメモリの周辺回路に使用するトランジスタのゲート酸化膜、導電ゲートも同時に作成出来る。 Similarly the gate oxide film of the transistor used for the peripheral circuit of the memory, the conductive gate can also be created at the same time.
【0089】 [0089]
本発明の第9の実施例として、メモリセルと選択トランジスタないしはメモリの周辺回路に使用するトランジスタのゲート構造の同時作成例を図11を用いて説明する。 A ninth embodiment of the present invention, the simultaneous creation example of a gate structure of a transistor used in a peripheral circuit of the selection transistor or a memory and the memory cell will be described with reference to FIG. 11.
B1)上記第8の実施例のA8)の後で、図11(a)に示す様に、メモリセル部分にホトレジストのパターン15を形成、これをマスクとして中間膜のシリコン窒化膜212をドライエッチングして底部酸化膜211を露出する。 After B1) A8 embodiment of the eighth), as shown in FIG. 11 (a), forming a photoresist pattern 15 in the memory cell portion, the dry-etching the silicon nitride film 212 of the intermediate film as a mask exposing the bottom oxide 211 and. この後ホトレジスト15を除去する。 This after removing the photoresist 15. 露出した底部酸化膜はホトレジスト工程で汚染されかつドライエッチングにより欠陥が入っている部分があるので、希釈した緩衝弗酸液でエッチングする。 Since the exposed bottom oxide is the portion containing the defect by to and dry etching contaminated with photoresist step is etched at the dilution buffer hydrofluoric acid solution.
【0090】 [0090]
B2)上記第8の実施例のA9)と同様、基板温度840℃15分減圧ラディカル酸化により中間シリコン窒化膜上に4.5nmの酸化膜213、第1の半導体領域上に7nmの酸化膜240が成長する。 B2) the same as A9) of the eighth embodiment, the intermediate silicon nitride film on the oxide film of 4.5 nm 213 by the substrate temperature 840 ° C. 15 minutes under reduced pressure radical oxidation, oxide film 240 of 7nm in the first semiconductor region There is growth. (図11(b)) (FIG. 11 (b))
【0091】 [0091]
中間シリコン窒化膜上とシリコン上の同時酸化膜成長はICPプラズマなどによるプラズマ酸化によっても可能である。 Simultaneous oxide growth of the intermediate silicon nitride film and the silicon can be by plasma oxidation due ICP plasma. その時は選択性が少ないので、その後、選択トランジスタに必要なゲート酸化膜240の厚さが得られるまで、850℃より低い温度でパイロジェニック酸化(水素を酸素中で燃焼させた常圧雰囲気中でのでの熱酸化)または水蒸気酸化(水蒸気雰囲気中での熱酸化)を行う。 Since that time is less selective, then, to a thickness of the gate oxide film 240 required for the select transistor is obtained, the pyrogenic oxidation (hydrogen at a temperature below 850 ° C. in a normal pressure atmosphere is burned in oxygen performing a thermal oxidation) or steam oxidation at the (thermal oxidation in a steam atmosphere). この場合は中間シリコン窒化膜上への酸化膜成長はラディカル酸化に較べて少ないので酸化時間はシリコン上に追加成長させる酸化膜の厚さで決まる値にほぼ近い。 In this case, oxide growth to the intermediate silicon nitride film is almost close to the value determined by the thickness of the oxide film is small because oxidation time compared to the radical oxidation to additional growth on silicon.
【0092】 [0092]
B3)図11(c)に示す様にメモリセルおよび選択トランジスタ共通の導電ゲート用材料となる多結晶シリコン薄膜300をCVDにより堆積する。 B3) a polycrystalline silicon thin film 300 serving as a memory cell and a select transistor common conductive gate material as shown in FIG. 11 (c) is deposited by CVD. 多結晶シリコンは導電性を確保する為に燐をドープする。 Polycrystalline silicon doped with phosphorus in order to secure conductivity. 所望の平面形状に加工したフォトレジスト16を多結晶シリコン上に形成する。 The photoresist 16 is processed into a desired planar shape is formed on the polycrystalline silicon.
【0093】 [0093]
B4)図11(d)に示す様に、フォトレジスト16をマスクとして、前記多結晶シリコン薄膜をメモリトランジスタの導電ゲート310、選択トランジスタの導電ゲート340の形状にエッチングする。 B4) As shown in FIG. 11 (d), the photoresist 16 as a mask, to etch the polycrystalline silicon thin film conductive gate 310 of the memory transistor, the shape of the conductive gate 340 of the select transistor. 更に必要に応じて該フォトレジストマスクを用いて上記3層膜213,212,211、選択トランジスタのゲート酸化膜240を選択エッチングする。 The three-layer film 213,212,211 using the photoresist mask as necessary, to select etching the gate oxide film 240 of the select transistor.
【0094】 [0094]
その後、上記導電ゲートをマスクとしてソース・ドレイン不純物をイオン注入で導入する。 Thereafter, introducing the source and drain impurity ion implantation the conductive gate as a mask. AND形、CHE注入形のアレイを形成する場合、選択トランジスタおよび周辺回路の高耐圧トランジスタの場合は、LDD(141)用不純物(例えば、dose:5E13〜14atm/cm )の注入をして後、ゲートサイドウオール酸化膜の形成、高濃度ソース・ドレイン(142)用不純物(例えば、dose:1E15〜16atm/cm )の注入を行う。 AND type, when forming an array of CHE injection type, in the case of high breakdown voltage transistor of the selection transistor and the peripheral circuit, LDD (141) for impurities (e.g., dose: 5E13~14atm / cm 2) later by the injection of , formation of gate sidewall oxide film, the high concentration source and drain (142) for impurities (e.g., dose: 1E15~16atm / cm 2) performing injection.
NAND形ストリング(string)を形成するメモリトランジスタ部分には上記のイオン注入の内LDD用不純物の注入だけが適用される。 Only the injection of inner LDD impurity of the ion implantation is applied to the memory transistor portion forming a NAND-type string (string).
【0095】 [0095]
B5)図11(e)に示す様に、層間絶縁膜401を堆積、平坦化して、コンタクトホールをエッチングして、タングステンなどのコンタクトプラグ501、配線導電層の堆積、ビット線601、ワード線(メタル配線は図示せず。図示した多結晶シリコンゲートが紙面垂直方向へ連続した平面形状とされローカルワード線として用いられている。)など必要な配線パターンにエッチング形成する。 B5) as shown in FIG. 11 (e), an interlayer insulating film 401, and planarized, contact holes are etched, the contact plug 501 such as tungsten, the deposition of the wiring conductive layer, the bit lines 601, word lines ( metal wires not shown. polysilicon gate illustrated is used as a local word line is a continuous planar configuration to a direction perpendicular to the plane.) is etched into the wiring pattern required like. 図11(e)は両端に選択トランジスタを設けたNANDストリングの構造例を示す。 Figure 11 (e) shows an example of the structure of the NAND string in which a select transistor at each end.
【0096】 [0096]
第8の実施例では複数のメモリセルの第2の領域、第3の半導体領域が配線導電層で相互接続されてビット線を構成した場合を示したが、以下第10の実施例として、複数のメモリセルの第2の半導体領域同士、第3の半導体領域同士を複数個連続してビット線を構成することも可能である。 A second region of the plurality of memory cells in the eighth embodiment, the third semiconductor region showed case where the interconnected bit line wiring conductive layer, a tenth embodiment below, a plurality a second semiconductor region between the memory cell, it is also possible to a third semiconductor region between constituting a plurality consecutive bit lines. この場合は連続した第2ないしは第3の半導体領域はビット方向の抵抗が無視出来ないので、数十ビット〜数Kビット毎に配線導電層から構成されるメインビット線へ接続される。 Since the second or third semiconductor region can not be ignored in the bit-axis resistor continuous case, it is connected from the wiring conductive layers every few tens of bits to several K bits to main bit line constructed. この場合選択トランジスタを介して接続することにより更にプログラムディスターブなどが改善できる。 In this case it like is improved further program disturb by connecting via the selection transistor. 選択トランジスタのソースないしはドレイン領域は第2の半導体領域または第3の半導体領域と連続して設けられる。 Source or drain region of the select transistor are provided continuously with the second semiconductor region or the third semiconductor region.
【0097】 [0097]
このようなアレイにおいても、上記850℃より低温でプラズマ酸化またはラディカル酸化を用いるか要すればパイロジェニック酸化も併用するかして頂部酸化膜を形成すればこれと同時に選択トランジスタの第4のゲート絶縁膜を形成することが可能であり、しかも第4の導電ゲートも第1の導電ゲートと同時に形成可能である。 In such arrays, the fourth gate of the same time select transistor by forming the top oxide film is either also pyrogenic oxidation in combination if necessary or a plasma oxidation or radical oxidation at a lower temperature than the above 850 ° C. it is possible to form an insulating film, yet a fourth conductive gate also can be simultaneously formed with the first conductive gate.
【0098】 [0098]
本発明の上記実施例で構成されたメモリトランジスタは、底部絶縁膜のシリコン酸化膜が2.6nm厚の場合は、直接トンネルで書き込み消去が評価された。 Memory transistor formed in the above embodiment of the present invention, a silicon oxide film of the bottom insulation film in the case of 2.6nm thickness, were evaluated writing erased in direct tunneling.
書き込みゲート電圧+9Vの時メモリトランジスタのゲート閾値電圧が+1V変化するのに要する時間は約1msecのオーダーであった。 Time required for the gate threshold voltage changes + 1V of the memory transistor when the write gate voltage + 9V was on the order of about 1 msec. 底部絶縁膜のシリコン酸化膜を本発明のラディカルまたはプラズマ窒化しない(膜厚は同じに調整)メモリトランジスタの書き込み時間より短いが大幅な変化はなかった。 The silicon oxide film of the bottom insulation film not radical or plasma nitridation of the present invention (thickness of the same adjusted) shorter than the write time of the memory transistor was not significant change. 消去ゲート電圧が−9Vの時、メモリトランジスタのゲート閾値電圧が−1V変化するのに要する時間は50msec以下10msecのオーダーであった。 When the erase gate voltage is -9 V, the time required for the gate threshold voltage of the memory transistor is changed -1V was on the order of less 10 msec 50 msec. 第1層のシリコン酸化膜を本発明のラディカルまたはプラズマ窒化しないメモリトランジスタの消去時間は100msecのオーダーであったので約1桁の消去時間改善が得られた。 About 1 order of magnitude of the erase time improvement since erasing time of the memory transistors without radical or plasma nitridation of the present invention a silicon oxide film of the first layer was 100msec order was obtained. 本発明を適用しないメモリトランジスタは消去時間のバラツキも多かった。 Memory transistor the present invention is not applied were many variations of erasing time. 一方、記憶保持特性および読み出しディスターブは底部酸化膜の表面窒化を行ったメモリも行わないメモリも、それらの差異は少なかった。 On the other hand, memory retention characteristics and read disturb can be a memory that is not performed even memory subjected to surface nitriding of the bottom oxide, the difference between them was small.
【0099】 [0099]
底部酸化膜を2.9nmとしてCHEまたはPAC注入による電子書き込み、FNないし直接トンネルによる消去を使用したメモリの書換え特性については、10万回の書換えに対して、ゲート閾値電圧Vthのウインドウ(書き込み時Vthと消去時Vthの差分)は1.5V±0.05Vを保持し、書き込み時Vthの絶対値は消去時Vthの絶対値より変動は少なく、消去時のVthの絶対値変化も0.1V以下を実現できた。 Bottom electronic writing by CHE or PAC implanted oxide film as 2.9 nm, for rewriting characteristics of the memory using the erasing by FN or direct tunneling for 100,000 times of rewriting, when the window (writing gate threshold voltage Vth Vth and the difference between the erasing Vth) holds 1.5V ± 0.05 V, the absolute value of the write time Vth less variation than the absolute value of the erasing Vth, 0.1 V the absolute value change of Vth when erased I was able to realize the following. 記憶保持特性は10万回書換え前後で桁違いの変化はみられなかった。 Memory retention characteristics is an order of magnitude of the change in the 100,000 times of rewriting before and after was not observed.
【0100】 [0100]
本発明のゲート絶縁膜の材料構成、メモリセル構成、メモリアレイの種類は上記実施例に記載された範囲に限定されない。 Material structure of the gate insulating film of the present invention, the memory cell structure, the type of the memory array is not limited to the scope described in the above examples.
【0101】 [0101]
本発明の底部絶縁膜−中間膜−頂部絶縁膜構成は(シリコン酸化膜)−(シリコン窒化膜)−(シリコン酸化膜)に限定されない。 Interlayer - - bottom insulation film of the present invention a top insulation film structure (silicon oxide film) - but not limited to (a silicon oxide film) - (silicon nitride film). (アルミナ)−(シリコン窒化膜)−(アルミナ)、または、(シリコン酸化膜)−(数nm〜数十nmオーダーのシリコン微粒子が埋め込まれたシリコン酸化膜またはシリコン窒化膜)−(シリコン酸化膜)、など一般に、離散化したキャリア捕獲サイトへ捕獲されたキャリアをトンネル輸送で放出する動作を用いる3層絶縁膜をゲート絶縁膜として有する不揮発性メモリに本発明を適用することが出来る。 (Alumina) - (silicon nitride film) - (alumina), or, (silicon oxide film) - (the number nm~ several tens nm order silicon oxide film or a silicon nitride film silicon particles are embedded in) - (silicon oxide film ), etc. in general, it is possible to apply the present invention in a non-volatile memory having a three-layer insulating film using the operation to release the carrier trapped into discretized carrier capture site tunnel transport as a gate insulating film.
【0102】 [0102]
また、適用メモリセルもシングルゲート、スプリットゲート、3ゲート構造等各種、適用アレイ構造も、AND、NOR、NANDに限定されない。 Also, application memory cell is also single-gate, split gate, 3 a gate structure and various, applied array structure is also not limited the AND, NOR, a NAND.
【0103】 [0103]
本発明の電子構造をゲート絶縁膜へ作りこむ事により、次の効果が期待される。 By fabricate the electronic structure of the present invention to the gate insulating film, the following effects are expected.
1)キャリア捕獲サイトに捕獲されたキャリアを、より短時間で排出する事を可能とする。 1) the carriers captured in the carrier capture site, to enable it to discharge in a shorter period of time.
2)キャリア捕獲サイトに捕獲されたキャリアを、残量すくなく、排出することを可能とする。 The carriers trapped in 2) carrier trapping sites, the remaining less, makes it possible to discharge.
3)キャリア捕獲サイトに捕獲されたキャリアを、読み出しディスターブの増加ないしは保持特性の劣化を抑えて、より短時間で排出する事を可能とするゲート絶縁膜を実現出来る。 3) The carriers trapped in the carrier trap sites, while suppressing the deterioration of the increase or retention properties of the read disturb can be realized with a gate insulating film to allow it to discharge more quickly.
4)キャリア捕獲サイトに捕獲されたキャリアを、絶対値のより小さいゲートバイアスで排出する事を可能とするゲート絶縁膜を実現出来る。 4) The carriers trapped in the carrier trap sites, the absolute value possible to discharge a smaller gate bias of the gate insulating film can be realized.
5)上記効果のいずれかを実現する一方で中間膜の膜の凹凸が改善される。 5) unevenness of the film of the intermediate layer while realizing any of the above effect is improved.
【0104】 [0104]
本発明によれば、読み出しディスターブを大幅に悪化させず、捕獲準位からキャリアの排出を速くすることが出来るので、NANDストリングのように当該ストリング内のセルを読み出すときに読み出さないセルまで導電ゲートに読み出しバイアスを印加するアレイまたはストリング構成の場合は、厚膜化した底部絶縁膜に本発明の電子構造を適用したセルを用いる事によって、読み出しディスターブをおさえてかつ消去速度を落とさないアレイまたはストリングの実現が可能である。 According to the present invention, without deteriorating the read disturb greatly, because the trap level from the emission of carriers that can be quickly, conductive gate to the cells not read when reading the cells of the string as NAND strings in the case of an array or a string configuration to apply a read bias, thickened and bottom by using the applied cell the electronic structure of the present invention in the insulating film, with reduced read disturbance and not to drop the erase speed array or string realization of is possible.
本発明の電子構造を有する底部絶縁膜を用いることにより、消去時間、電圧が同じでも、底部絶縁膜厚を増加することができるので、記憶保持特性は改善することができる。 By using the bottom insulation film having an electron structure of the present invention, the erase time, also the voltage the same, it is possible to increase the bottom insulation film thickness, memory retention characteristics can be improved.
【0105】 [0105]
また本発明によれば電子が捕獲される不揮発性メモリにおいて消去時に正孔注入を少なくして劣化を防ぐことができる。 Also it is possible to prevent degradation by reducing the hole injection during erase in the non-volatile memory of the electronic According to the present invention are captured.
【0106】 [0106]
本発明によれば、メモリセルの頂部絶縁膜および導電ゲートと選択トランジスタないしは周辺トランジスタのゲート絶縁膜と導電ゲートを同時に作成出来るので製造工程の短縮化が可能である。 According to the present invention, it is possible to shorten the manufacturing process since the gate insulating film and the conductive gate of the selection transistor or the peripheral transistor with the top insulating film and the conductive gate of the memory cell can be created at the same time.
【0107】 [0107]
なお、本発明では上記記載のすべての効果を達成される必要は無い。 Incidentally, there is no need to achieve all of the advantages of the described in the present invention.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】本発明と従来の電子構造の違いを示す半導体・3層絶縁膜・導電ゲートのエネルギーバンドダイアグラム。 [1] The present invention and the semiconductor-three-layer insulating film, conductive gate energy band diagram showing a difference of a conventional electronic structure. (c)は本発明の電子構造。 (C) the electronic structure of the present invention.
【図2】消去バイアス状態での半導体・3層絶縁膜・導電ゲートのエネルギーバンドダイアグラム。 [2] Semiconductor and three-layer insulating film, conductive gate energy band diagram in the erase bias conditions. (c)は本発明の電子構造。 (C) the electronic structure of the present invention.
【図3】読み出しバイアス状態での半導体・3層絶縁膜・導電ゲートのエネルギーバンドダイアグラム。 [3] Semiconductor-three-layer insulating film, conductive gate energy band diagram in a read bias condition. (c)は本発明の電子構造。 (C) the electronic structure of the present invention.
【図4】正孔放出に対する本発明の電子構造を示す半導体・3層絶縁膜・導電ゲートのエネルギーバンドダイアグラム。 [4] the hole semiconductors and three-layer insulating film, conductive gate energy band diagram showing the electron structure of the present invention on the release.
【図5】本発明の実施されるメモリの断面構造。 FIG. 5 is a cross-sectional structure of a memory in which the present invention is implemented.
【図6】本発明の第2実施例のメモリ断面構造。 [6] Memory sectional structure of a second embodiment of the present invention. 第4の実施例を実施する為にも用いられる。 Also used to implement the fourth embodiment.
【図7】本発明の第3の実施例のメモリ断面構造。 [7] Memory sectional structure of a third embodiment of the present invention. 第4、第5の実施例を実施する為に用いられる。 Fourth, it is used to implement the fifth embodiment.
【図8】本発明の第6の実施例のメモリ断面構造。 [8] Memory sectional structure of the sixth embodiment of the present invention.
【図9】本発明の第7の実施例のメモリ断面構造。 [9] memory sectional structure of a seventh embodiment of the present invention.
【図10】本発明の第8の実施例のメモリアレイの断面図と製造工程を示す断面図。 8 a cross-sectional view showing a cross-sectional view of the memory array according to Example the manufacturing process of the present invention; FIG.
【図11】本発明の第9の実施例のメモリアレイの断面図と製造工程を示す断面図。 [11] Ninth sectional view showing a cross-sectional view of the memory array according to Example the manufacturing process of the present invention.
【符号の説明】 DESCRIPTION OF SYMBOLS
10:基板11:バッファ酸化膜12:CMPストッパ用シリコン窒化膜13:所定の形状に加工されたホトレジスト14:所定の形状に加工されたホトレジスト15:所定の形状に加工されたホトレジスト16:所定の形状に加工されたホトレジスト100:第1の半導体領域101:深いウエル102:ウエル(表面ないしは頂面部分の一部が前記第1の半導体領域) 10: substrate 11: buffer oxide film 12: CMP stopper silicon nitride film 13: a predetermined shape processed photoresist 14: predetermined shape processed photoresist 15: predetermined processed photoresist to form 16: predetermined photoresist that is processed into the shape 100: first semiconductor region 101: a deep well 102: wells (the part of the surface or top surface portion the first semiconductor region)
103:チャネルストッパ104:不純物添加領域…第1の半導体領域と共通領域を有する110:シャロウトレンチ111:熱酸化膜112:CVD埋め込み酸化膜120:第2の半導体領域130:第3の半導体領域140:ソース・ドレイン141:LDD 103: channel stopper 104: 110 with a common region and impurity doped region ... the first semiconductor region: shallow trench 111: a thermal oxide film 112: CVD buried oxide film 120: second semiconductor region 130: the third semiconductor region 140 : source-drain 141: LDD
142:高濃度ソース・ドレイン 142: High-concentration source and drain
210 :第1のゲート絶縁膜211:第1の底部絶縁膜212:第1の中間膜213:第1の頂部絶縁膜 210: first gate insulating film 211: first bottom insulating film 212: a first intermediate layer 213: first top insulation film
220 :第2のゲート絶縁膜221:第2の底部絶縁膜222:第2の中間膜223:第2の頂部絶縁膜230:第3のゲート絶縁膜240:第4のゲート絶縁膜302:サイドウオール酸化膜310:第1の導電ゲート320:第2の導電ゲート330:第3の導電ゲート340:第4の導電ゲート401:層間絶縁膜402:層間絶縁膜501:コンタクトプラグ502:コンタクトプラグ601:ビット線602:ビット線 220: second gate insulating film 221: second bottom insulation film 222: second intermediate layer 223: second top insulating film 230: third gate insulating film 240: a fourth gate insulating film 302: Side wall oxide film 310: first conductive gate 320: second conductive gate 330: the third conductive gate 340: the fourth conductive gate 401: interlayer insulating film 402: interlayer insulating film 501: contact plug 502: contact plug 601 : the bit line 602: the bit line

Claims (27)

  1. 第1の半導体領域と、該第1の半導体領域上に順次積層された底部絶縁膜、中間膜、頂部絶縁膜からなる第1のゲート絶縁膜と、該第1のゲート絶縁膜上に設けられた第1の導電ゲート構造から少なくとも構成され、 A first semiconductor region, the first are sequentially stacked on the semiconductor region bottom insulation film, the intermediate layer, a first gate insulating film made of a top insulation film provided on the first gate insulating film at least it consists of a first conductive gate structure,
    更に、該中間膜内、該中間膜と該底部絶縁膜界面、該中間膜と該頂部絶縁膜界面のうちの少なくとも一箇所に、離散化したキャリア捕獲サイトを設け、 Furthermore, the intermediate layer, the intermediate layer and said bottom insulating film interface, at least one portion of the intermediate layer and the said top insulating film interface, the discretized carrier trapping site formed,
    該底部絶縁膜はその電子親和力において該中間膜に接する側を該第1の半導体領域に接する側より大きく構成することにより、該第1の半導体領域からの電子の注入の増加を抑えた電子構造で、底部絶縁膜を通した該離散化した捕獲サイトからの電子の放出を容易としたことを特徴とする不揮発性メモリ。 By said bottom insulating film is larger configuration than the side in contact with the side in contact with the intermediate layer to the first semiconductor region in the electron affinity, electron structure that suppresses an increase in the electron injection from the first semiconductor region in non-volatile memory, characterized in that it has facilitated the emission of electrons from the trapping sites were 該離 diversification through the bottom insulation film.
  2. 第1の半導体領域と、該第1の半導体領域上に順次積層された底部絶縁膜、中間膜、頂部絶縁膜からなる第1のゲート絶縁膜と、該第1のゲート絶縁膜上に設けられた第1の導電ゲート構造から少なくとも構成され、 A first semiconductor region, the first are sequentially stacked on the semiconductor region bottom insulation film, the intermediate layer, a first gate insulating film made of a top insulation film provided on the first gate insulating film at least it consists of a first conductive gate structure,
    更に、該中間膜内、該中間膜と該底部絶縁膜界面、該中間膜と該頂部絶縁膜界面のうちの少なくとも一箇所に、離散化したキャリア捕獲サイトを設け、 Furthermore, the intermediate layer, the intermediate layer and said bottom insulating film interface, at least one portion of the intermediate layer and the said top insulating film interface, the discretized carrier trapping site formed,
    前記底部絶縁膜はその価電子帯頂面に関して該中間膜に接する側を該第1の半導体領域に接する側より電子エネルギーを高く構成することにより、前記第1の半導体領域からの正孔の注入の増加を抑えた電子構造で、底部絶縁膜を通した前記離散化したキャリア捕獲サイトからの正孔の放出を容易としたことを特徴とする不揮発性メモリ。 By the bottom insulation film to increase constituting the electron energy than the side in contact with the side in contact with the intermediate layer to the first semiconductor region with respect to its valence band top surface, injection of holes from the first semiconductor region in electronic structure that suppresses an increase in non-volatile memory, characterized in that the facilitating release of holes from the discretized carrier trapping sites through the bottom insulation film.
  3. 前記離散化したキャリア捕獲サイトは前記中間膜内及び前記界面のうち少なくとも一箇所に存在する前記第1のゲート絶縁膜の形成時に作りこまれた電子的な捕獲準位であることを特徴とする請求項1ないしは2記載の不揮発性メモリ。 The discretized carrier trapping sites is characterized in that the an intermediate film and electronic trap level crafted was during the formation of the first gate insulating film present in at least one location of said interface claim 1 or 2 non-volatile memory according.
  4. 前記捕獲サイトは前記中間膜より導電度の大きい互いに絶縁された微小粒子であることを特徴とする請求項1、2いずれか記載の不揮発性メモリ。 The trapping sites nonvolatile memory in accordance with claim 1, wherein the intermediate layer is from conductivity of large microparticles are insulated from each other.
  5. 前記底部絶縁膜がシリコン酸化膜、前記中間膜がシリコン窒化膜、前記頂部絶縁膜がシリコン酸化膜で構成され、該底部シリコン酸化膜は窒化され、その中間膜側における窒化率を前記第1の半導体領域側より大きくしたことを特徴とする請求項1、2,3、4いずれか記載の不揮発性メモリ。 Said bottom insulating film a silicon oxide film, said intermediate film is a silicon nitride film, said top insulating film is formed of a silicon oxide film, said bottom silicon oxide film is nitrided, the intermediate film nitriding rate first in side non-volatile memory in accordance with claim 1, 2, 3, 4, characterized in that larger than the semiconductor region side.
  6. 前記頂部絶縁膜が窒化された酸化膜であることを特徴とする請求項5記載の不揮発性メモリ。 Nonvolatile memory according to claim 5, wherein the top insulation film is an oxide film which is nitrided.
  7. 前記頂部絶縁膜が酸化された窒化膜であることを特徴とする請求項5記載の不揮発性メモリ。 Nonvolatile memory according to claim 5, wherein the top insulation film is a nitride film is oxidized.
  8. 前記中間膜がシリコンと酸素の結合を含んだシリコン窒化膜であることを特徴とする請求項5記載の不揮発性メモリ。 Nonvolatile memory according to claim 5, wherein said intermediate film is a silicon nitride film containing a bond of silicon and oxygen.
  9. 前記底部絶縁膜がシリコン酸化膜であり、前記中間膜が該シリコン酸化膜を窒化した膜であり、前記頂部絶縁膜が該シリコン酸化膜を窒化した膜を更に酸化した膜であることを特徴とする請求項1ないしは2記載の不揮発性メモリ。 Said bottom insulating film is a silicon oxide film is a film wherein the intermediate layer is obtained by nitriding the silicon oxide film, and wherein the top insulation film is a film obtained by further oxidizing the film obtained by nitriding the silicon oxide film nonvolatile memory according to claim 1 or 2, wherein.
  10. 前記第1の半導体領域と接しかつ第1の導電ゲートの一方に設けられた第2の半導体領域を有することを特徴とする請求項1、2いずれか記載の不揮発性メモリ。 The first semiconductor region and in contact and non-volatile memory of claim 1, wherein any one, characterized in that it comprises a second semiconductor region provided in one of the first conductive gate.
  11. 前記第2の半導体領域と前記第1の導電ゲートを介して離間され、第1の半導体領域と接して設けられた第3の半導体領域を有することを特徴とする請求項10記載の不揮発性メモリ。 Wherein the second semiconductor region through said first conductive gate spaced, non-volatile memory according to claim 10, wherein further comprising a third semiconductor region provided in contact with the first semiconductor region .
  12. 前記第2の半導体領域が前記第1の導電ゲート下の第1の半導体領域表面に誘起されたチャネルの電位を制御することを特徴とする請求項10、11いずれか記載の不揮発性メモリ。 Non-volatile memory according to any one of claims 10, 11, characterized in that said second semiconductor region to control the potential of the first semiconductor region induced on the surface channel under said first conductive gate.
  13. 前記第1の半導体領域は第1の導電形を有し、半導体基板表面に設けられおり、前記第1の半導体領域と半導体基板との間に第1の半導体領域と逆導電形の第4の半導体領域を設けたことを特徴とする請求項1、2いずれか記載の不揮発性メモリ。 It said first semiconductor region has a first conductivity type, which is provided on the semiconductor substrate surface, a first semiconductor region and the opposite conductivity type of the fourth between said first semiconductor region and the semiconductor substrate non-volatile memory in accordance with claim 1, characterized in that a semiconductor region.
  14. 前記第1の半導体領域は、少なくとも表面が絶縁性の支持基板上に設けられていることを特徴とする請求項1、2いずれか記載の不揮発性メモリ。 The first semiconductor region, a non-volatile memory in accordance with claim 1, wherein at least the surface is provided on an insulating supporting substrate.
  15. 前記第1の半導体領域上に第1のゲート絶縁膜と隣接して設けられた第3のゲート絶縁膜と、 A third gate insulating film provided adjacent to the first gate insulating film on the first semiconductor region,
    前記第1の導電ゲートと電気的に絶縁されかつ並置された状態で該第3のゲート絶縁膜上に設けられた第3の導電ゲートと、 A third conductive gate provided on the gate insulating film of the third in the first conductive gate and electrically insulated and juxtaposed state,
    を更に設けたことを特徴とする請求項1、2いずれか記載の不揮発性メモリ。 Further non-volatile memory in accordance with claim 1, characterized in that a.
  16. 前記第1の半導体領域上に第1のゲート絶縁膜と隣接して設けられた第3のゲート絶縁膜と、 A third gate insulating film provided adjacent to the first gate insulating film on the first semiconductor region,
    該第3のゲート絶縁膜上に設けられた前記第3の導電ゲートと、 Said third conductive gate provided on the gate insulating film of the third,
    前記第1の半導体領域上に前記第3のゲート絶縁膜と隣接して設けられた第2のゲート絶縁膜と、 A second gate insulating film provided adjacent to said third gate insulating film on the first semiconductor region,
    該第2のゲート絶縁膜上に設けられた第2の導電ゲートと、を更に設け、 Further provided a second conductive gate provided on the second gate insulating film, a
    前記第1の導電ゲートと該第3の導電ゲートと該第2の導電ゲートとは互いに絶縁された状態で並置され、 Wherein the first conductive gate and the third conductive gate and the second conductive gate being juxtaposed with each other while being insulated from each other,
    該第2の絶縁膜は該第1の半導体領域上に順次積層された第2の底部絶縁膜、第2の中間膜、第2の頂部絶縁膜からなり、更に、該第2の中間膜内、該第2の中間膜と該第2の底部絶縁膜界面、該第2の中間膜と該第2の頂部絶縁膜界面のうちの少なくとも一箇所に電子の捕獲サイトを設けたことを特徴とする請求項1、2いずれか記載の不揮発性メモリ。 The second bottom insulation film insulation film of said second which are sequentially stacked on the first semiconductor region, a second intermediate layer made from the second top insulating film, further, the second intermediate film , bottom insulation film interface of the intermediate film and the second second, and characterized by having an electron trapping sites in at least one position of the top insulation film interface of the intermediate film and the second second non-volatile memory in accordance with claim 1 which.
  17. 前記第1の導電ゲートから絶縁されてかつ一部重畳した位置関係で第1の半導体領域へ接触した第2の半導体領域と、 A second semiconductor region in contact being insulated from said first conductive gate and the first semiconductor region in a positional relationship that partially overlapped,
    前記第3の導電ゲートから絶縁されてかつ一部重畳した位置関係で第1の半導体領域へ接触した第3の半導体領域と、をさらに設け、該第2の半導体領域と第3の半導体領域は前記第1導電ゲートと前記第3導電ゲートとを間に挟んで離間していることを特徴とする請求項15記載の不揮発性メモリ。 A third semiconductor region in contact being insulated from said third conductive gate and the first semiconductor region in a positional relationship that partially overlapped, further provided, the semiconductor region and the third semiconductor region of said second nonvolatile memory according to claim 15, wherein the spaced apart interposed therebetween and the said first conductive gate third conductive gate.
  18. 前記第1の導電ゲートから絶縁されてかつ一部重畳した位置関係で第1の半導体領域へ接触した第2の半導体領域と、 A second semiconductor region in contact being insulated from said first conductive gate and the first semiconductor region in a positional relationship that partially overlapped,
    前記第2の導電ゲートから絶縁されてかつ一部重畳した位置関係で第1の半導体領域へ接触した第3の半導体領域と、をさらに設け、該第2の半導体領域と第3の半導体領域は前記第1導電ゲートと前記第3導電ゲートと前記第2の導電ゲートを間に挟んで離間していることを特徴とする請求項16記載の不揮発性メモリ。 A third semiconductor region in contact said insulated from the second conductive gate and the first semiconductor region in a positional relationship that partially overlapped, further provided, the semiconductor region and the third semiconductor region of said second nonvolatile memory according to claim 16, wherein the spaced apart in between the second conductive gate and the said first conductive gate third conductive gate.
  19. 請求項5記載のメモリと該メモリの頂部酸化膜と同時に形成された第4のゲート絶縁膜と該メモリの第1導電ゲートと同時に形成された第4の導電ゲートとを有するトランジスタを含む不揮発性メモリアレイ。 Nonvolatile including a transistor and a fourth conductive gate formed at the same time as the fourth gate insulating film and the first conductive gate of said memory which is simultaneously formed with the top oxide film of the memory and the memory of claim 5, wherein memory array.
  20. 請求項11、17ないし18記載の複数個のメモリの第2の半導体領域同士、第3の半導体領域同士が連続した形で接続され、かつ該連続した複数個のメモリの端部の第2半導体領域および第3の半導体領域の少なくとも一方に接続した選択トランジスタを有し、 A second semiconductor region between the plurality of memory according to claim 11, 17 to 18, wherein the third semiconductor region to each other is connected in a sequential manner, and a second semiconductor end of the plurality of memory that the continuous a select transistor that is connected to at least one region and the third semiconductor region,
    該選択トランジスタは前記第1のゲート絶縁膜の頂部絶縁膜と同時に形成された第4のゲート絶縁膜と前記第1の導電ゲートと同時に形成された第4の導電ゲートを設けた、 The selection transistor is provided a fourth conductive gate formed simultaneously with the first fourth gate insulating film and the first conductive gate formed at the same time as the top insulation film of the gate insulating film,
    ことを特徴とする不揮発性メモリアレイ。 Non-volatile memory array, characterized in that.
  21. 請求項11記載の複数個のメモリの第2の半導体領域と第3の半導体領域交互に連続した形で接続され、かつ該連続した複数個のメモリの端部の第2半導体領域および第3の半導体領域の少なくとも一方に接続した選択トランジスタを有し、 11. connected by a plurality of the second semiconductor region and the continuous form in the third semiconductor region alternate memory according, and the successive plurality of memory ends of the second semiconductor region and the third a select transistor that is connected to at least one of the semiconductor regions,
    該選択トランジスタは前記第1のゲート絶縁膜の頂部絶縁膜と同時に形成された第4のゲート絶縁膜と前記第1の導電ゲートと同時に形成された第4の導電ゲートを設けた、 The selection transistor is provided a fourth conductive gate formed simultaneously with the first fourth gate insulating film and the first conductive gate formed at the same time as the top insulation film of the gate insulating film,
    ことを特徴とする不揮発性メモリストリング。 Non-volatile memory string, characterized in that.
  22. 前記底部絶縁膜はシリコン酸化膜であり、該底部絶縁膜を850℃より低い温度において、窒素原子を含むプラズマ雰囲気中および窒素ラディカルを含む雰囲気中のうち少なくとも一つの雰囲気中で表面窒化することを特徴とする請求範囲5、6、7、8ないし9記載のメモリの製造方法。 Said bottom insulating film is a silicon oxide film, at a temperature lower than 850 ° C. The bottom portion insulating film, to the surface nitrided at least in one of an atmosphere of the atmosphere containing a plasma atmosphere and a nitrogen radical containing a nitrogen atom a method of manufacturing the memory of claims 5, 6, 7, 8 to 9, wherein.
  23. 前記頂部絶縁膜は、酸素原子を含むプラズマ雰囲気中および酸素ラディカルを含む雰囲気中のうち少なくとも一つの雰囲気中で、かつ850℃より低い温度で、前記中間膜を表面酸化することにより形成することを特徴とする請求範囲5、6、7、8ないし9記載のメモリの製造方法。 Said top insulating film, at a temperature lower than at least in one atmosphere and 850 ° C. Of the atmosphere containing a plasma atmosphere containing oxygen atoms and oxygen radicals, to form by surface oxidation of the intermediate layer a method of manufacturing the memory of claims 5, 6, 7, 8 to 9, wherein.
  24. 前記頂部絶縁膜は、酸素原子を含むプラズマ雰囲気中および酸素ラディカルを含む雰囲気中のうち少なくとも一つの雰囲気中で、かつ850℃より低い温度で、前記中間膜を表面酸化して後、850℃より低い温度で化学蒸着により形成することを特徴とする請求範囲1ないし2記載のメモリの製造方法。 Said top insulating film, in at least one atmosphere of the atmosphere containing a plasma atmosphere containing oxygen atoms and oxygen radicals, and at a temperature lower than 850 ° C., after subjected to surface oxidation of the intermediate layer, from 850 ° C. It claims 1 to 2 method for producing a memory, wherein the forming by chemical vapor deposition at low temperatures.
  25. 前記頂部絶縁膜は、前記中間膜上に850℃より低い温度で化学蒸着された後、酸素原子を含むプラズマ雰囲気中および酸素ラディカルを含む雰囲気中のうち少なくとも一つの雰囲気中でかつ850℃より低い温度でアニールすることにより形成することを特徴とする請求範囲1ないし2記載のメモリの製造方法。 It said top insulating film is subjected to chemical vapor deposited at temperatures below 850 ° C. on the intermediate layer, lower than at least being one atmosphere and 850 ° C. Of the atmosphere containing a plasma atmosphere containing oxygen atoms and oxygen radicals It claims 1 to method of manufacturing a memory of 2, wherein the forming by annealing at temperature.
  26. 前記第4のゲート絶縁膜は、前記頂部絶縁膜と同時に、酸素原子を含むプラズマ雰囲気中および酸素ラディカルを含む雰囲気中のうち少なくとも一つの雰囲気中で、かつ850℃より低い温度で、形成することを特徴とする請求範囲19、20ないし21記載のメモリアレイの製造方法。 The fourth gate insulating film, at the same time as the top insulation film, in at least one atmosphere of the atmosphere containing a plasma atmosphere containing oxygen atoms and oxygen radicals, and at a temperature lower than 850 ° C., forming that manufacturing method of claims 19, 20 to 21, wherein the memory array and said.
  27. 前記第4のゲート絶縁膜は、前記頂部絶縁膜と同時に、酸素原子を含むプラズマ雰囲気中および酸素ラディカルを含む雰囲気中のうち少なくとも一つの雰囲気中で、かつ850℃より低い温度で形成する工程と、さらに水蒸気酸化およびパイロジェニック酸化のうち1つにより酸化する工程とにより形成することを特徴とする請求範囲19、20ないし21記載のメモリアレイの製造方法。 The fourth gate insulating film, and the top insulation film simultaneously, in at least one atmosphere of the atmosphere containing a plasma atmosphere containing oxygen atoms and oxygen radicals, and a step of forming at temperatures below 850 ° C. Temperature further manufacturing method of claims 19, 20 to 21, wherein the memory array and forming the the step of oxidizing the one of steam oxidation and pyrogenic oxidation.
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