KR100343137B1 - Nonvolatile memory device and method for manufacturing the same - Google Patents
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Abstract
불휘발성 메모리 장치 및 그 제조방법에 관해 개시되어 있다. 셀 영역에 형성되어 터널링 산화막으로 사용되는 게이트 절연막을 질화된 산화막으로 형성하되, 주변회로영역에 형성되는 트랜지스터의 게이트 절연막을 이보다 먼저 형성하여 셀 영역에 질화된 산화막으로 게이트 절연막을 형성시 주변회로영역의 게이트 산화막을 옥시 나이트라이드막 등으로 전환시킨다. 이와 같은 방법으로 셀 영역에 질화된 산화막을 형성하면 주변회로부에 형성되는 트랜지스터를 특성 저하없이 형성할 수 있다. 또한, 주변회로영역에서 게이트 절연막을 정상적으로 성장시킬 수 있고, 기판과 게이트 절연막의 본딩이 약화되는 것과 전하의 트랩핑 사이트(trapping sites) 및 게이트 절연막 사이의 불균일 성장이 증가되는 것을 방지할 수 있다.Disclosed are a nonvolatile memory device and a method of manufacturing the same. The gate insulating film formed in the cell region and used as the tunneling oxide film is formed of the nitrided oxide film, but the gate insulating film of the transistor formed in the peripheral circuit region is formed earlier than the gate insulating film formed of the nitrided oxide film in the cell region. Gate oxide film is converted into an oxynitride film or the like. When the nitrided oxide film is formed in the cell region in this manner, the transistor formed in the peripheral circuit portion can be formed without deterioration of characteristics. In addition, the gate insulating film can be grown normally in the peripheral circuit region, and the bonding between the substrate and the gate insulating film can be weakened, and the uneven growth between the trapping sites of the charge and the gate insulating film can be prevented from increasing.
Description
(1) 발명의 분야(Field of the Invention)(1) Field of the Invention
본 발명은 반도체 장치의 제조방법에 관한 것으로서, 자세하게는 불휘발성 메모리 장치 및 그 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a nonvolatile memory device and a method of manufacturing the same.
(2) 관련 기술의 설명(Descriptin of the Related Art)(2) Description of the Related Art
불휘발성 메모리 소자의 스켈링 다운시 동작전압을 낮추고, 균형있게 메모리 소자를 축소하기 위해 터널 산화막(tunnel oxide)의 두께를 감소시킬 필요가 있다. 하지만 그렇게 할 경우, 스트레스 유발 누설 전류(stress-induced leakage current)가 증가되고, 터널 산화막의 브레이크 다운 전압 특성이 저하되는 문제가 있다.It is necessary to reduce the thickness of the tunnel oxide in order to lower the operating voltage during the scaling down of the nonvolatile memory device and to reduce the memory device in a balanced manner. However, in doing so, the stress-induced leakage current is increased, and the breakdown voltage characteristic of the tunnel oxide film is deteriorated.
이에 따라 불휘발성 메모리 소자의 터널 산화막으로 질화된 산화막에 대한 연구가 활발히 진행되고 있다. 질화된 산화막은 인터 페이스 저항(interface resistance)이 높고 전하 트랩핑이 적으며 도펀트 확산에 강하여 터널 산화막으로서 신뢰도가 높은 특징이 있다.Accordingly, researches on oxide films nitrided with tunnel oxide films of nonvolatile memory devices have been actively conducted. The nitrided oxide film has a high reliability as a tunnel oxide film because of its high interface resistance, low charge trapping, and strong dopant diffusion.
이와 같은 다양한 잇점이 있음에도 불구하고 참증 1['Effect of Residual Surface Nitrogen on the Dielectric Breakdown Characteristics of regrown Oxides', IEEE, EDL, Vol. 14, P265, May, 1993]에 의하면 다음과 같은 문제점이 제기된 바 있다.In spite of these various benefits, it is evident in 1 ['Effect of Residual Surface Nitrogen on the Dielectric Breakdown Characteristics of regrown Oxides', IEEE, EDL, Vol. 14, P265, May, 1993] have raised the following problems.
즉, 플레쉬 메모리 소자를 제조하는 과정에서 메모리 셀로 작용하는 트랜지스터가 셀 영역에 형성되면서 게이트 절연막 즉, 터널 산화막으로서 질화된 산화막이 형성되는 경우, 메모리 셀로 작용하는 트랜지스터가 형성되지 않는 영역 예컨대, 주변회로영역에도 질화된 산화막이 형성된다. 이때, 질화된 산화막에 포함되어 있는 질소의 농도에 따라 상기 산화막과 반도체 기판의 계면으로부터 어느 일정거리까지 질소성분이 남아있게 된다. 이와 같이 질소성분이 남아 있는 표면에 다른 트랜지스터, 예를 들어 낸드(NAND)형 플래쉬의 스트링 선택 트랜지스터나 NOR형 플레쉬의 고전압 트랜지스터의 게이트 산화막을 성장시키는 경우, 산화체(oxidant)의 확산이 이루어지지 않아 산화막이 불 균일하게 성장되어 상기 게이트 산화막의 본딩이 약화되고 전하 트랩핑 싸이트가 증가되며 계면의 거칠기가 증가된다. 이 결과, 상기 게이트 산화막의 브레이크 다운 전압 특성이 저하된다.That is, when a transistor serving as a memory cell is formed in a cell region while forming a gate memory, that is, a nitrided oxide film as a tunnel oxide film is formed in a process of manufacturing a flash memory device, a region, for example, a peripheral circuit, in which a transistor serving as a memory cell is not formed. A nitrided oxide film is also formed in the region. At this time, the nitrogen component remains to a certain distance from the interface between the oxide film and the semiconductor substrate according to the concentration of nitrogen contained in the nitrided oxide film. As described above, when a gate oxide film of another transistor, for example, a string select transistor of a NAND flash or a high voltage transistor of a NOR flash is grown on a surface where nitrogen is retained, oxidant diffusion is not performed. As a result, the oxide film grows unevenly, thereby weakening the bonding of the gate oxide film, increasing the charge trapping site, and increasing the roughness of the interface. As a result, the breakdown voltage characteristic of the gate oxide film is lowered.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 문제점을 해소하기 위한 것으로서, 셀 영역에 형성되는 게이트 절연막에 관계없이 주변회로영역에 균일한 두께의 게이트 절연막이 형성되고 기판과 상기 게이트 절연막 사이의 결합력이 약화되는 것과 트랩핑 사이트(trapping sites) 및 게이트 절연막 사이의 불균일 산화막 성장이 증가되는 것을 방지할 수 있는 불휘발성 메모리 장치를 제공함에 있다.Therefore, the technical problem to be achieved by the present invention is to solve the above-described problems, a gate insulating film having a uniform thickness is formed in the peripheral circuit region irrespective of the gate insulating film formed in the cell region, the bonding force between the substrate and the gate insulating film It is to provide a nonvolatile memory device which can prevent the weakening and the increase in uneven oxide film growth between trapping sites and the gate insulating film.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 불휘발성 메모리 장치의 제조 방법을 제공함에 있다.Another object of the present invention is to provide a method of manufacturing the nonvolatile memory device.
도 1 내지 도 9는 본 발명의 제1 실시예에 의한 불휘발성 메모리 장치 및 그 제조방법을 단계별로 나타낸 도면들이다.1 to 9 are steps illustrating a nonvolatile memory device and a method of manufacturing the same according to a first embodiment of the present invention.
도 10 내지 도 12는 본 발명의 제2 실시예에 의한 불휘발성 메모리 장치 및 그 제조방법을 단계별로 나타낸 도면들이다.10 to 12 are steps illustrating a nonvolatile memory device and a method of manufacturing the same according to a second embodiment of the present invention.
도 13 내지 도 19는 본 발명의 제3 실시예에 의한 불휘발성 메모리 장치 및 그 제조방법을 단계별로 나타낸 도면들이다.13 to 19 are diagrams illustrating step by step of a nonvolatile memory device and a method of manufacturing the same according to a third embodiment of the present invention.
*도면의 주요 부분에 대한 부호설명** Description of Signs of Major Parts of Drawings *
40:반도체 기판. 42:필드 산화막.40: semiconductor substrate. 42: field oxide film.
44, 48, 74, 82, 90, 96:제1 내지 제6 게이트 절연막.44, 48, 74, 82, 90, 96: first to sixth gate insulating films.
50a, 50b:옥시 나이트라이드막(oxynitride) 제1 및 제2 패턴.50a, 50b: Oxynitride first and second patterns.
52, 56, 84, 98:제1 내지 제4 도전층.52, 56, 84, 98: first to fourth conductive layers.
54, 86:제1 및 제2 층간 절연막.54, 86: First and second interlayer insulating films.
60, 100:제1 및 제2 실리사이드층.60, 100: first and second silicide layers.
62, 102:제1 및 제2 절연막.62, 102: first and second insulating films.
66, 70, 76, 78, 80, 104, 106, 108:제1 내지 제8 게이트 적층물.66, 70, 76, 78, 80, 104, 106, 108: first to eighth gate stacks.
상기 기술적 과제를 달성하기 위하여, 본 발명은 전기적으로 쓰기와 소거가 가능한 불휘발성 메모리 셀이 형성된 셀 영역과 상기 메모리 셀 구동용 소자들이 형성되어 있는 주변회로영역을 구비하는 불휘발성 메모리 장치에 있어서,According to an aspect of the present invention, there is provided a nonvolatile memory device including a cell region in which a nonvolatile memory cell that is electrically writeable and erased is formed, and a peripheral circuit region in which the memory cell driving elements are formed.
상기 셀 영역 및 주변회로영역 상에 각각 제1 및 제2 게이트 절연막이 형성되어 있되, 상기 제1 및 제2 게이트 절연막은 질소원자가 함유된 게이트 절연막인 것을 특징으로 하는 불휘발성 메모리 장치를 제공한다.A first and second gate insulating layers are formed on the cell region and the peripheral circuit region, respectively, and the first and second gate insulating layers are gate insulating films containing nitrogen atoms.
여기서, 상기 제1 및 제2 게이트 절연막은 질화된 산화막(nitried oxide)이다.Here, the first and second gate insulating layers are nitrided oxides.
상기 주변회로영역 상에 상기 제1 및 제2 게이트 절연막과 두께가 다르고 질소원자가 함유된 제3 게이트 절연막이 더 형성되어 있다.A third gate insulating layer having a thickness different from that of the first and second gate insulating layers and containing nitrogen atoms is further formed on the peripheral circuit region.
상기 제1 게이트 절연막 상에 제1 도전층, 제1 층간 절연막, 제2 도전층, 제1 실리사이드층 및 절연막으로 구성된 적층 게이트 전극이 더 형성되어 있다.A stacked gate electrode including a first conductive layer, a first interlayer insulating layer, a second conductive layer, a first silicide layer, and an insulating layer is further formed on the first gate insulating layer.
상기 제2 및 제3 게이트 절연막 상에 도전층, 실리사이드층 및 절연막으로 구성된 게이트 전극이 더 형성되어 있다.A gate electrode including a conductive layer, a silicide layer, and an insulating layer is further formed on the second and third gate insulating layers.
상기 제3 게이트 절연막은 상기 제1 및 제2 게이트 절연막이 순차적으로 적층된 게이트 절연막이거나 제1 또는 제2 게이트 절연막이 적층된 게이트 절연막으로, 상기 제1 또는 제2 게이트 절연막보다 두껍다.The third gate insulating layer may be a gate insulating layer in which the first and second gate insulating layers are sequentially stacked or a gate insulating layer in which the first or second gate insulating layers are stacked, and is thicker than the first or second gate insulating layer.
한편, 본 발명의 실시예에 따르면, 상기 제1 실리사이드층은 코발트 실리사이드층(CoSix), 탄탈륨 실리사이드층(TaSix), 니켈 실리사이드층(NiSix), 텅스텐 실리사이드층(WSix)으로 이루어진 군중 선택된 어느 하나인 것이 바람직하다.Meanwhile, according to an exemplary embodiment of the present invention, the first silicide layer includes a cobalt silicide layer (CoSi x ), a tantalum silicide layer (TaSi x ), a nickel silicide layer (NiSi x ), and a tungsten silicide layer (WSi x ). It is preferably one selected.
또한, 상기 제1 층간절연막은 ONO(Oxide-Nitride -Oxide)막, 알루미늄 산화막 예컨대, Al2O3 또는 탄탈륨 산화막 예컨대, Ta2O5이다.The first interlayer insulating film may be an oxide-nitride-oxide (ONO) film, an aluminum oxide film such as Al 2 O 3 or a tantalum oxide film such as Ta 2 O 5.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 제1 실시예에 의한 불휘발성 메모리 장치의 제조방법은 (a) 기판을 셀 영역과 주변회로영역으로 설정한다. (b) 상기 주변회로영역을 고 전압 트랜지스터 형성영역과 저 전압 트랜지스터 형성영역으로 설정한다. (c) 상기 기판의 소정영역에 필드 산화막을 형성한다. (d) 상기 주변회로영역 상에 제1 게이트 절연막을 성장시킨다. (e) 상기 저 전압 트랜지스터 형성영역에 형성된 상기 제1 게이트 절연막을 제거한다. (f) 상기 주변회로영역에 저 전압 트랜지스터용 게이트 절연막을 형성한다. (g) 상기 셀 영역에 질소원자가 포함된 제2 게이트 절연막을 성장시킨다.In order to achieve the above another technical problem, in the manufacturing method of the nonvolatile memory device according to the first embodiment of the present invention (a) the substrate is set to the cell region and the peripheral circuit region. (b) The peripheral circuit region is set as a high voltage transistor forming region and a low voltage transistor forming region. (c) A field oxide film is formed in a predetermined region of the substrate. (d) A first gate insulating film is grown on the peripheral circuit region. (e) The first gate insulating film formed in the low voltage transistor formation region is removed. (f) A gate insulating film for low voltage transistor is formed in the peripheral circuit region. (g) A second gate insulating film including nitrogen atoms is grown in the cell region.
이 과정에서, 상기 제2 게이트 절연막은 60∼200Å정도의 두께로 형성하는 것이 바람직하다.In this process, the second gate insulating film is preferably formed to a thickness of about 60 ~ 200∼.
상기 제2 게이트 절연막은 N20, NO, 또는 이들 가스가 혼합된 분위기하에서 성장되며, 급속 열 처리(Rapid Thermal Processing,이하, RTP라 함)방식 또는 저항열노 방식을 이용하여 성장시킨다.The second gate insulating film is grown in an atmosphere of N20, NO, or a mixture of these gases, and is grown by using rapid thermal processing (hereinafter referred to as RTP) or resistance thermal furnace.
상기 제1 및 제2 도전층은 폴리실리콘층으로 형성하는 것이 바람직하며, 각각 500Å∼2,000Å, 500Å∼1,500Å정도의 두께로 형성하는 것이 바람직하다.The first and second conductive layers are preferably formed of a polysilicon layer, and are preferably formed with a thickness of about 500 kPa to 2,000 kPa and 500 kPa to 1,500 kPa, respectively.
상기 제1 실리사이드층은 1,000Å∼1,500Å정도의 두께로 형성하는 것이 바람직하다.Preferably, the first silicide layer is formed to a thickness of about 1,000 kPa to about 1,500 kPa.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 제2 실시예에 의한 불휘발성 메모리 제조방법은 다음과 같은 공정순서로 진행될 수 있다.In order to achieve the above another technical problem, the nonvolatile memory manufacturing method according to the second embodiment of the present invention may proceed in the following process sequence.
(a) 기판을 셀 영역과 주변회로영역을 설정한다. (b) 상기 주변회로영역을 고 전압 트랜지스터 형성영역과 저 전압 트랜지스터 형성영역으로 설정한다. (c) 상기 기판의 소정영역에 필드 산화막을 형성한다. (d) 상기 주변회로영역 상에 제1 게이트 절연막을 성장시킨다. (e) 상기 주변회로영역의 저 전압 트랜지스터 형성영역에 성장된 상기 제1 게이트 절연막을 제거한다. (f) 질소분위기하에서 상기 셀 영역과 상기 주변회로영역의 전면에 제2 게이트 절연막을 성장시킨다.(a) The cell region and the peripheral circuit region are set for the substrate. (b) The peripheral circuit region is set as a high voltage transistor forming region and a low voltage transistor forming region. (c) A field oxide film is formed in a predetermined region of the substrate. (d) A first gate insulating film is grown on the peripheral circuit region. (e) The first gate insulating layer grown in the low voltage transistor formation region of the peripheral circuit region is removed. (f) A second gate insulating film is grown over the cell region and the peripheral circuit region under a nitrogen atmosphere.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 제3 실시예에 의한 불휘발성 메모리 제조방법은 다음과 같은 공정순서로 진행될 수 있다.In order to achieve the above another technical problem, the nonvolatile memory manufacturing method according to the third embodiment of the present invention may proceed in the following process sequence.
(a) 기판을 셀 영역과 주변회로영역을 설정한다. (b) 상기 주변회로영역을 고전압 트랜지스터 형성영역과 저 전압 트랜지스터 형성영역으로 설정한다. (c) 상기 기판의 소정영역에 필드 산화막을 형성한다. (d) 상기 셀 및 주변회로영역에 질소원자를 포함하는 제4 게이트 절연막을 형성한다. (e) 상기 제4 게이트 절연막 상에 제3 도전층, 제2 층간절연막을 순차적으로 형성한다. (f) 상기 주변회로영역 상에 형성된 상기 제2 층간절연막, 제3 도전층 및 상기 제4 게이트 절연막을 순차적으로 제거한다. (g) 상기 주변회로영역에 질소원자를 포함하는 제5 게이트 절연막을 성장시킨다. (h) 상기 주변회로영역의 상기 저 전압 트랜지스터 형성영역에 성장된 상기 제5 게이트 절연막을 제거하고, 그 자리에 제6 게이트 절연막을 성장시킨다. (i) 상기 셀 영역의 제1 층간절연막 및 상기 주변회로영역에 성장된 게이트절연막 상에 제1 도전층, 실리사이드층 및 제2 절연막을 순차적으로 형성한 다음, 패터닝하여 상기 셀 및 주변회로영역 상에 각각 게이트 전극을 형성한다.(a) The cell region and the peripheral circuit region are set for the substrate. (b) The peripheral circuit region is set as a high voltage transistor forming region and a low voltage transistor forming region. (c) A field oxide film is formed in a predetermined region of the substrate. (d) A fourth gate insulating film including nitrogen atoms is formed in the cell and the peripheral circuit region. (e) A third conductive layer and a second interlayer insulating film are sequentially formed on the fourth gate insulating film. (f) The second interlayer insulating film, the third conductive layer, and the fourth gate insulating film formed on the peripheral circuit region are sequentially removed. (g) A fifth gate insulating film including nitrogen atoms is grown in the peripheral circuit region. (h) The fifth gate insulating film grown in the low voltage transistor formation region of the peripheral circuit region is removed, and the sixth gate insulating film is grown in place. (i) a first conductive layer, a silicide layer, and a second insulating film are sequentially formed on the first interlayer insulating film and the gate insulating film grown in the peripheral circuit region of the cell region, and then patterned to form patterns on the cell and the peripheral circuit region. The gate electrode is formed in each.
상기 제4 내지 제6 게이트 절연막은 질소분위기하에서 RTP방식 또는 저항열노를 이용하는 방식으로 성장시킨다.The fourth to sixth gate insulating layers are grown in a nitrogen atmosphere using a RTP method or a resistive thermal furnace.
본 발명에 의한 불휘발성 메모리 장치 및 그 제조방법에서는 게이트 산화막으로서 질소분위기에서 형성되어 질소원자가 포함되어 있는 질화된 게이트 산화막을 개시한다. 그러나, 상기 질화된 게이트 산화막이 형성되더라도 본 발명에 따라 형성되므로 셀 영역이외의 다른 영역, 예컨대 주변회로영역에 상기 질화 된 게이트 산화막 형성후에 형성되는 게이트 산화막을 형성하는 과정에서 질소성분이 함유되어 있는 부분과 그렇지 않은 부분 사이에 형성되는 두께가 달리지는 것을 방지할 수 있고, 게이트 산화막의 결합 약화되는 것과 트랩핑 싸이트(trapping sites)가 증가되는 것을 방지할 수 있다. 또한, 게이트 산화막의 브레이크 다운 전압 특성이 변화되는 것을 최소화 할 수 있다.A nonvolatile memory device and a method of manufacturing the same according to the present invention disclose a nitrided gate oxide film formed in a nitrogen atmosphere as a gate oxide film and containing nitrogen atoms. However, since the nitrided gate oxide film is formed according to the present invention, nitrogen is contained in the process of forming the gate oxide film formed after the nitrided gate oxide film is formed in a region other than the cell region, such as a peripheral circuit region. The thickness formed between the portion and the portion that is not can be prevented, and the bond weakening of the gate oxide film and the increase of trapping sites can be prevented. In addition, it is possible to minimize the change in the breakdown voltage characteristic of the gate oxide film.
이하, 본 발명의 실시예에 의한 불휘발성 메모리 및 그 제조방법 을 첨부된 도면들을 참조하여 상세하게 설명한다.Hereinafter, a nonvolatile memory and a method of manufacturing the same according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
그러나 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 도면에서 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것이다. 도면상에서 동일한 부호는 동일한 요소를 지칭한다. 또한, 어떤 층이 다른 층 또는 기판의 '상부'에 있다라고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고 그 사이에 제 3의 층이 개재되어 질 수도 있다.However, embodiments of the present invention can be modified in many different forms, the scope of the invention should not be construed as limited to the embodiments described below. The embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. In the drawings, the thicknesses of layers or regions are exaggerated for clarity. In the drawings like reference numerals refer to like elements. In addition, where a layer is described as being on the 'top' of another layer or substrate, the layer may be directly on top of the other layer or substrate and a third layer may be interposed therebetween.
첨부된 도면들 중, 도 1 내지 도 9는 본 발명의 제1 실시예에 의한 불휘발성 메모리 장치 및 그 제조방법을 단계별로 나타낸 도면들이다.1 through 9 are diagrams illustrating step-by-step views of a nonvolatile memory device and a method of manufacturing the same according to a first embodiment of the present invention.
도 10 내지 도 12는 본 발명의 제2 실시예에 의한 불휘발성 메모리 장치 및 그 제조방법을 단계별로 나타낸 도면들이고,10 to 12 are views illustrating a nonvolatile memory device and a method of manufacturing the same according to a second exemplary embodiment of the present invention.
도 13 내지 도 19는 본 발명의 제3 실시예에 의한 불휘발성 메모리 장치 및 그 제조방법을 단계별로 나타낸 도면들이며,13 to 19 are diagrams illustrating a nonvolatile memory device and a method of manufacturing the same according to a third exemplary embodiment of the present invention.
먼저, 본 발명의 제1 실시예에 의한 불휘발성 메모리 장치 및 그 제조방법을 설명한다.First, a nonvolatile memory device and a method of manufacturing the same according to the first embodiment of the present invention will be described.
도 1을 참조하면, 반도체 기판(40), 예컨대 P형 반도체 기판에 셀 영역(a 도)과 주변회로영역(b 도)을 설정한다. 또한, 상기 주변회로영역에 저 전압 트랜지스터 형성영역(LVT:Low Voltage Transistor)과 고 전압 트랜지스터 형성영역(HVT:High Voltage Transistor)을 설정한다. 상기 반도체 기판(40)의 필드영역에 필드 산화막(42)을 형성한다. 상기 필드산화막(42)은 상기 반도체 기판(40)의 일 부분을 산화시켜서 형성되는 로코스형 필드 산화막이지만, 상기 반도체 기판(40)의 소정영역에 트랜치를 형성하고 상기 트랜치에 절연막을 채워서 형성되는 트랜치형 필드 산화막일 수도 있다. 상기 필드산화막(42)이 형성됨으로써 상기 반도체 기판(40)에 필드영역과 활성영역이 설정된다. 상기 반도체 기판(40)의 활성영역에 열 산화로 제1 게이트 절연막(44)을 성장시킨다. 상기 제1 게이트 절연막(44)은 순수 산화막이다. 도면에 도시되어 있지는 않지만, 상기 제1 게이트 절연막(44)이 성장되기 전에 상기 주변회로영역의 상기 고압 및 저압 트랜지스터 형성영역(LVT, HVT)에 트랜지스터의 문턱전압(Threshold Voltage) 조정을 위한 도전성 불순물이 적절이 이온주입된다. 계속해서, 상기 제1 게이트 절연막(44)의 전면에 감광막(미도시)을 도포한다. 상기 감광막을 패터닝하여 상기 반도체 기판(40)의 셀영역과 상기 주변회로영역의 저 전압 트랜지스터 형성영역(LVT) 상에 형성된 상기 제1 게이트 절연막(44)을 노출시키는 감광막 패턴(20)을 형성한다. 상기 감광막 패턴(20)을 식각마스크로 사용하여 상기 제1 게이트 절연막(44)의 노출된 부분을 제거한다. 상기 감광막 패턴(20)을 제거하고 그 결과물을 세정한다. 상기 제1 게이트 절연막(44)은 상기 고 전압 트랜지스터용 게이트 절연막이 된다.Referring to FIG. 1, a cell region (a) and a peripheral circuit region (b) are set in a semiconductor substrate 40, for example, a P-type semiconductor substrate. Also, a low voltage transistor forming region (LVT) and a high voltage transistor forming region (HVT) are set in the peripheral circuit region. A field oxide film 42 is formed in the field region of the semiconductor substrate 40. The field oxide layer 42 is a LOCOS type field oxide layer formed by oxidizing a portion of the semiconductor substrate 40, but a trench formed by forming a trench in a predetermined region of the semiconductor substrate 40 and filling an insulating layer in the trench. It may be a type field oxide film. By forming the field oxide film 42, a field region and an active region are set in the semiconductor substrate 40. The first gate insulating layer 44 is grown by thermal oxidation in an active region of the semiconductor substrate 40. The first gate insulating film 44 is a pure oxide film. Although not shown, conductive impurities for adjusting a threshold voltage of a transistor in the high and low voltage transistor formation regions LVT and HVT of the peripheral circuit region before the first gate insulating layer 44 is grown. This appropriate ion implantation. Subsequently, a photosensitive film (not shown) is coated on the entire surface of the first gate insulating film 44. The photoresist layer is patterned to form a photoresist pattern 20 exposing the first gate insulating layer 44 formed on the cell region of the semiconductor substrate 40 and the low voltage transistor formation region LVT of the peripheral circuit region. . The exposed portion of the first gate insulating layer 44 is removed by using the photoresist pattern 20 as an etching mask. The photoresist pattern 20 is removed and the resultant is washed. The first gate insulating film 44 becomes the gate insulating film for the high voltage transistor.
도 2를 참조하면, 상기 주변회로영역과 셀 영역에 기판을 열 산화시켜 저 전압 트랜지스터용 게이트 절연막(47)을 성장시킨다. 상기 기판(40) 상에 상기 주변회로영역을 덮는 감광막 패턴(22)을 형성한다. 상기 감광막 패턴(22)을 식각마스크로 사용하여 상기 셀 영역에 형성된 저 전압 트랜지스터용 게이트 절연막(47)을 제거한다. 상기 저 전압 트랜지스터용 게이트 절연막(47)은 상기 제1 게이트 절연막(44) 상에도 형성되므로 상기 고 전압 트랜지스터 형성영역(HVT) 상에 형성되는 게이트 절연막은 상기 저 전압 트랜지스터용 게이트 절연막 두께만큼 두꺼워진다.Referring to FIG. 2, a gate insulating film 47 for a low voltage transistor is grown by thermally oxidizing a substrate in the peripheral circuit region and the cell region. A photosensitive film pattern 22 is formed on the substrate 40 to cover the peripheral circuit area. The low voltage transistor gate insulating film 47 formed in the cell region is removed using the photoresist pattern 22 as an etching mask. Since the gate insulating film 47 for the low voltage transistor is also formed on the first gate insulating film 44, the gate insulating film formed on the high voltage transistor formation region HVT is thickened by the thickness of the gate insulating film for the low voltage transistor. .
도 3을 참조하면, 노출된 상기 셀 영역의 활성영역에 제2 게이트 절연막(48)을 형성한다. 상기 제2 게이트 절연막(48)은 터널링 산화막으로서 60Å∼200Å정도의 두께로 형성하는 것이 바람직하다. 따라서, 상기 제2 게이트 절연막(48)은 질화된 산화막(nitrided oxide)으로 성장시키는 것이 바람직하다. 이를 위해, 상기 제2 게이트 절연막(48)은 질소분위기, 예컨대 아산화질소 가스(N20), 일산화 질소(NO) 또는 이들이 혼합된 가스 분위기하에서 성장된다. 더욱이, 상기 제2 게이트 절연막(48)을 성장시킬 때의 상기 질소분위기는 산소가스(O2) 또는 알곤가스(Ar2), 질소 가스(N2)와 같은 캐리어 가스를 더 포함하는 혼합가스일 수 있다. 상기 제2 게이트 절연막(48)은 RTP방식 또는 저항열방식의 노(furnace)를 이용하여 성장된다. 또한, 상기 제2 게이트 절연막(48)은 암모니아 가스(NH3) 분위기하에서 상기 기판(40)을 열처리하는 방식으로 상기 기판(40)을 질화처리한 다음, 재산화(reoxidation) 공정을 거쳐 형성될 수 있다.Referring to FIG. 3, a second gate insulating layer 48 is formed in the exposed active region of the cell region. It is preferable that the second gate insulating film 48 is formed as a tunneling oxide film with a thickness of about 60 Pa to 200 Pa. Therefore, it is preferable to grow the second gate insulating film 48 with a nitrided oxide. To this end, the second gate insulating layer 48 is grown in a nitrogen atmosphere such as nitrous oxide gas (N20), nitrogen monoxide (NO) or a mixed gas atmosphere. In addition, the nitrogen atmosphere when the second gate insulating layer 48 is grown may be a mixed gas further including a carrier gas such as oxygen gas (O 2), argon gas (Ar 2), or nitrogen gas (N 2). The second gate insulating layer 48 is grown using an RTP furnace or a resistive furnace. In addition, the second gate insulating layer 48 may be formed by nitriding the substrate 40 by heat-treating the substrate 40 in an ammonia gas (NH 3 ) atmosphere, followed by a reoxidation process. Can be.
한편, 상기 제2 게이트 절연막(48)이 형성되는 동안에 상기 주변회로영역에 형성된 상기 제1 게이트 절연막(44)은 상기 질소가 혼합된 가스로 질화되어 옥시 나이트라이드막(oxynitride)(50)으로 형성된다. 상기 옥시 나이트라이드막(50)은 투 스텝으로 질화된 산화막(two-step nitrided oxide)과 동일한 막이다.Meanwhile, the first gate insulating film 44 formed in the peripheral circuit region while the second gate insulating film 48 is formed is nitrided with a gas containing nitrogen to form an oxynitride film 50. do. The oxynitride film 50 is the same film as the two-step nitrided oxide.
즉, 습식(wet) 또는 건식(dry) 분위기하에서 순수한 산화막을 성장시킨 후, 정해진 시간동안에 정해진 양의 질소를 함유하는 분위기하에서 상기 순수한 산화막을 질화물화(nitridation)시켜 형성되는 막이다. 이때, 질소함량은 4%를 넘지 않는 것이 바람직하다.That is, the film is formed by growing a pure oxide film in a wet or dry atmosphere, and then nitriding the pure oxide film in an atmosphere containing a predetermined amount of nitrogen for a predetermined time. At this time, the nitrogen content is preferably not more than 4%.
도 4를 참조하면, 상기 제2 게이트 절연막(48)과 상기 옥시나이트라이드막(50)의 전면에 제1 도전층(52)을 형성한다. 상기 제1 도전층(52)은 플로팅 게이트(floating gate)로 사용된다. 상기 제1 도전층(52)은 폴리실리콘층으로 형성한다. 이때, 상기 폴리 실리콘층은 500Å∼2,000Å정도의 두께로 형성하는 것이 바람직하다. 도시 되지는 않지만, 상기 제1 도전층(52)은 플로팅 게이트로 사용되기 위해, 상기 필드 산화막(42) 상에서 분리된다.Referring to FIG. 4, a first conductive layer 52 is formed on the entire surface of the second gate insulating film 48 and the oxynitride film 50. The first conductive layer 52 is used as a floating gate. The first conductive layer 52 is formed of a polysilicon layer. At this time, the polysilicon layer is preferably formed in a thickness of about 500 kPa to 2,000 kPa. Although not shown, the first conductive layer 52 is separated on the field oxide film 42 to be used as a floating gate.
도 5를 참조하면, 상기 제1 도전층(52) 상에 제1 층간절연막(54)과 제2 도전층(56)을 순차적으로 형성한다. 상기 제1 층간절연막(54)은 상기 제1 및 제2 도전층(52, 56)을 전기적으로 절연시키기 위한 막이다. 이러한 상기 제1 층간절연막(54)은 ONO(Oxide-Nitride-Oxide)막, 옥시 나이트라이드막, 알루미늄 산화막(예컨대, Al2O3), 탄탈륨 산화막(예컨대, Ta2O5)으로 이루어진 군중 선택된 어느 하나로 형성하는 것이 바람직하다. 상기 제2 도전층(56)은 인(P)을 다량 포함하고 있는 포컬(POCl3) 침적으로 불순물이 도핑된 또는 도전성 불순물이 이온주입된 폴리실리콘층으로 형성하는 것이 바람직하며, 500Å∼1,500Å정도의 두께로 형성하는 것이 바람직하다.Referring to FIG. 5, a first interlayer insulating film 54 and a second conductive layer 56 are sequentially formed on the first conductive layer 52. The first interlayer insulating film 54 is a film for electrically insulating the first and second conductive layers 52 and 56. The first interlayer insulating film 54 may be formed of any one selected from an oxide-nitride-oxide (ONO) film, an oxynitride film, an aluminum oxide film (eg, Al 2 O 3), and a tantalum oxide film (eg, Ta 2 O 5). Do. The second conductive layer 56 may be formed of a polysilicon layer doped with impurities or ion implanted with impurities by focal (POCl 3) deposition containing a large amount of phosphorus (P). It is preferable to form in thickness.
도 6을 참조하면, 상기 제2 도전층(56)의 전면에 감광막(미도시)을 도포한다. 상기 감광막을 패터닝하여 상기 주변회로영역에 형성된 상기 제2 도전층(56)을 노출시키는 감광막 패턴(58)을 형성한다. 상기 감광막 패턴(58)을 식각마스크로 사용하여 상기 주변회로영역 상에 형성된 제2 도전층(56) 및 그 아래에 형성된 제1 층간절연막(54)을 제거한다. 상기 감광막 패턴(58)을 제거한다. 그리고 상기 감광막 패턴(58)이 제거된 결과물을 세정한다.Referring to FIG. 6, a photosensitive film (not shown) is coated on the entire surface of the second conductive layer 56. The photoresist layer is patterned to form a photoresist pattern 58 exposing the second conductive layer 56 formed in the peripheral circuit region. The second conductive layer 56 formed on the peripheral circuit region and the first interlayer insulating layer 54 formed thereunder are removed by using the photoresist pattern 58 as an etching mask. The photosensitive film pattern 58 is removed. The resultant of removing the photoresist pattern 58 is cleaned.
도 7을 참조하면, 상기 셀 영역 상에 형성된 제2 도전층(56) 및 상기 주변회로영역 상에 형성된 상기 제1 도전층(52) 상에 제1 실리사이드층(60) 및 제1 절연막(62)을 순차적으로 형성한다. 상기 제1 실리사이드층(60)은 텅스텐 실리사이드층(WSix), 코발트 실리사이드층(CoSix), 탄탈륨 실리사이드층(TaSix) 및 니켈 실리사이드층(NiSix)으로 이루어진 군중 선택된 어느 하나로 형성하는 것이 바람직하다.Referring to FIG. 7, the first silicide layer 60 and the first insulating layer 62 are formed on the second conductive layer 56 formed on the cell region and the first conductive layer 52 formed on the peripheral circuit region. ) Are formed sequentially. The first silicide layer 60 may be formed of any one selected from tungsten silicide layer WSix, cobalt silicide layer CoSix, tantalum silicide layer TaSix, and nickel silicide layer NiSix.
상기 제1 절연막(62)의 전면에 감광막(미도시)을 도포한다. 상기 감광막을 패터닝하되, 상기 주변회로영역의 전면을 덮고 있는 감광막은 그대로 두고 상기 셀 영역의 전면에 도포된 감광막 만을 패터닝한다. 상기 셀 영역의 상기 감광막 패턴(64)으로 덮힌 소정 영역은 스택 게이트가 형성될 영역이다. 상기 감광막 패턴(64)을 식각마스크로 사용하여 상기 노출된 제1 절연막(62)과 그 하부의 물질층들을 이방성식각한다. 이후, 상기 감광막 패턴(64)을 제거한다.A photosensitive film (not shown) is coated on the entire surface of the first insulating film 62. The photoresist is patterned, and only the photoresist applied to the entire surface of the cell region is patterned while leaving the photoresist covering the entire surface of the peripheral circuit region. The predetermined region of the cell region covered with the photoresist pattern 64 is a region where a stack gate is to be formed. The exposed first insulating layer 62 and the material layers thereunder are anisotropically etched using the photoresist pattern 64 as an etching mask. Thereafter, the photoresist pattern 64 is removed.
도 8을 참조하면, 상기 이방성식각에 의해, 상기 반도체 기판(40)의 셀 영역 상에 제1 게이트 적층물(66)이 형성된다. 상기 제1 게이트 적층물(66)은 미루어 짐작할 수 있듯이, 제2 게이트 절연막 패턴(48a), 제1 도전층 패턴(52a), 제1 층간절연막(54a), 제2 도전층 패턴(56a), 제1 실리사이드층 패턴(60a) 및 제1 절연막 패턴(62a)으로 구성된다. 계속해서, 상기 셀 및 주변회로영역의 전면을 덮는 감광막(미도시)을 도포한다. 상기 감광막을 패터닝하되, 상기 셀 영역의 전면을 덮고 있는 감광막은 그대로 두고, 상기 주변회로영역을 덮고 있는 상기 감광막 만을 패터닝한다. 즉, 상기 주변회로영역 상에 형성된 상기 제1 절연막(62)의 상기 저 전압 트랜지스터 형성영역(LVT) 및 상기 고 전압 트랜지스터 형성영역(HVT)중 소정영역을 제외한 나머지 영역을 노출시키는 감광막 패턴(68)을 형성한다. 상기 감광막 패턴(68)을 식각마스크로 사용하여 상기 노출된 제1 절연막(62)과 그 하부의 물질층들을 이방성식각한다. 상기 감광막 패턴(68)을 제거한다. 이 결과, 도 9에 도시한 바와 같이, 상기 반도체 기판(40)의 주변회로영역의 저 전압 및 고 전압 트랜지스터 형성영역(LVT, HVT) 상에 제2 게이트 적층물들(70, 70a)이 형성된다. 상기 제2 게이트 적층물들(70, 70a)중 상기 저 전압 트랜지스터 형성영역(LVT) 상에는 옥시 나이트라이드막 제1 패턴(50a), 제1 도전층 패턴(52a), 제1 실리사이드층 패턴(60a) 및 제1 절연막 패턴(62a)으로 이루어지는 게이트 적층물이 형성되고, 상기 고 전압 트랜지스터 형성영역(HVT) 상에는 옥시 나이트라이드 제2 패턴(50b), 제1 도전층 패턴(52a), 제1 실리사이드층 패턴(60a) 및 제1 절연막 패턴(62a)으로 이루어지는 게이트 적층물이 형성된다.Referring to FIG. 8, a first gate stack 66 is formed on the cell region of the semiconductor substrate 40 by the anisotropic etching. As can be expected from the first gate stack 66, the second gate insulating layer pattern 48a, the first conductive layer pattern 52a, the first interlayer insulating layer 54a, the second conductive layer pattern 56a, It consists of the 1st silicide layer pattern 60a and the 1st insulating film pattern 62a. Subsequently, a photoresist film (not shown) covering the entire surface of the cell and the peripheral circuit region is applied. The photoresist is patterned, but the photoresist covering the entire surface of the cell region is left as it is, and only the photoresist covering the peripheral circuit region is patterned. That is, the photoresist layer pattern 68 exposing the remaining regions except for a predetermined region of the low voltage transistor forming region LVT and the high voltage transistor forming region HVT of the first insulating layer 62 formed on the peripheral circuit region 68. ). The exposed first insulating layer 62 and the material layers thereunder are anisotropically etched using the photoresist pattern 68 as an etch mask. The photoresist pattern 68 is removed. As a result, as shown in FIG. 9, second gate stacks 70 and 70a are formed on the low voltage and high voltage transistor formation regions LVT and HVT of the peripheral circuit region of the semiconductor substrate 40. . An oxynitride film first pattern 50a, a first conductive layer pattern 52a, and a first silicide layer pattern 60a are formed on the low voltage transistor formation region LVT among the second gate stacks 70 and 70a. And a gate stack including a first insulating layer pattern 62a, and an oxynitride second pattern 50b, a first conductive layer pattern 52a, and a first silicide layer on the high voltage transistor formation region HVT. A gate stack including a pattern 60a and a first insulating film pattern 62a is formed.
상기 제1 및 제2 게이트 적층물들(66, 70, 70a)이 형성되는 순서는 달라도 무방하다. 즉, 상기 제2 게이트 적층물들(70, 70a)이 먼저 형성된 다음, 상기 제1 게이트 적층물(66)이 형성될 수 있다.The order in which the first and second gate stacks 66, 70, and 70a are formed may be different. That is, the second gate stacks 70 and 70a may be formed first, and then the first gate stack 66 may be formed.
한편, 게이트 적층물들의 형성을 위한 다른 실시예로써, 도 6에 도시한 감광막 패턴(58)을 상기 제2 도전층(56)을 형성하기 전에 형성할 수 있다. 즉, 상기 제1 층간 절연막(54) 상에 감광막을 도포한 다음, 주변회로영역의 제1 층간 절연막(54)을 노출시키는 감광막 패턴(58)을 형성한다. 상기 감광막 패턴(58)을 식각마스크로 사용하여 상기 주변회로영역 상에 형성된 상기 제1 층간 절연막(54)을제거한다. 상기 감광막 패턴(58)을 제거한다. 상기 감광막 패턴(58)을 제거한 결과물 전면에 제2 도전층(56)과 실리사이드층(60) 및 제2 절연막(62)을 순차적으로 형성한다. 그리고 상기 제2 절연막(62) 상에 감광막(미도시)을 도포하고 패터닝하여 상기 셀 및 주변회로영역에서 게이트 적층물이 형성될 영역을 한정하는 감광막 패턴을 형성한다. 상기 감광막 패턴을 식각마스크로 사용하여 상기 제2 절연막(62), 실리사이드층(60), 제2 도전층(56), 제1 층간 절연막(54), 제1 도전층(52)을 순차적으로 식각하여 셀 영역에 제1 게이트 적층물을 형성할 수 있고 상기 제2 절연막(62), 실리사이드층(60), 제2 도전층(56), 제1 도전층(52)을 순차적으로 식각하여 주변회로영역에 제2 게이트 적층물을 형성할 수 있다. 또한, 또 다른 일 실시예로써 도 6에 도시한 상기 제1 층간 절연막(54)을 제거하는 과정에서 상기 제1 도전층(52)의 상기 주변회로영역 상에 형성된 부분도 함께 제거할 수 있다. 이후, 제2 도전층(56)을 형성한다. 셀 영역과 상기 주변회로영역의 적층물질들을 각각 패터닝하면, 셀 영역에 제2 절연막(62), 실리사이드층(60), 제2 도전층(56), 제1 층간 절연막(54) 및 제1 도전층(52)으로 구성된 제1 게이트 적층물이 형성되고 상기 주변회로영역에 상기 제2 도전층(56), 상기 실리사이드층(60) 및 상기 제2 절연막(62)으로 구성되는 제2 게이트 적층물이 형성된다.Meanwhile, as another embodiment for forming the gate stacks, the photosensitive film pattern 58 illustrated in FIG. 6 may be formed before forming the second conductive layer 56. That is, after the photosensitive film is coated on the first interlayer insulating film 54, a photosensitive film pattern 58 exposing the first interlayer insulating film 54 in the peripheral circuit region is formed. The first interlayer insulating layer 54 formed on the peripheral circuit region is removed by using the photoresist pattern 58 as an etching mask. The photosensitive film pattern 58 is removed. The second conductive layer 56, the silicide layer 60, and the second insulating layer 62 are sequentially formed on the entire surface of the resultant from which the photoresist pattern 58 is removed. A photoresist (not shown) is coated and patterned on the second insulating layer 62 to form a photoresist pattern defining a region in which the gate stack is to be formed in the cell and the peripheral circuit region. The second insulating layer 62, the silicide layer 60, the second conductive layer 56, the first interlayer insulating layer 54 and the first conductive layer 52 are sequentially etched using the photoresist pattern as an etching mask. To form a first gate stack in the cell region, and sequentially etch the second insulating layer 62, the silicide layer 60, the second conductive layer 56, and the first conductive layer 52. A second gate stack can be formed in the region. In addition, as a further example, the portion formed on the peripheral circuit region of the first conductive layer 52 may also be removed in the process of removing the first interlayer insulating layer 54 shown in FIG. 6. Thereafter, the second conductive layer 56 is formed. When the stacked materials of the cell region and the peripheral circuit region are respectively patterned, the second insulating layer 62, the silicide layer 60, the second conductive layer 56, the first interlayer insulating layer 54 and the first conductive layer are formed in the cell region. The first gate stack including the layer 52 is formed, and the second gate stack including the second conductive layer 56, the silicide layer 60, and the second insulating layer 62 is formed in the peripheral circuit region. Is formed.
한편, 상기 제2 게이트 적층물들(70, 70a)에 구비된 옥시 나이트 라이드막의 제1 및 제2 패턴(50a, 50b)의 두께는 상기 제2 게이트 절연막(48)의 형성두께에 따라 다를 수 있다.Meanwhile, the thicknesses of the first and second patterns 50a and 50b of the oxynitride layers included in the second gate stacks 70 and 70a may vary depending on the thickness of the second gate insulating layer 48. .
예컨대, 상기 제2 게이트 절연막(48)이 얇은 두께, 예컨대 약 80Å 이하의두께로 성장되지 않는 한, 다시 말하면 상기 제2 게이트 절연막(48)이 약 80Å이상의 두께로 두껍게 형성되는 경우, 상기 저 전압 트랜지스터 형성영역(LVT)에 형성되는 게이트 절연막은 상기 제2 게이트 절연막(48)을 형성하는 단계에서 함께 형성되는 것이 바람직하다.For example, unless the second gate insulating film 48 is formed to a thin thickness, for example, a thickness of about 80 kV or less, that is, when the second gate insulating film 48 is formed to a thickness of about 80 kPa or more, the low voltage The gate insulating film formed in the transistor formation region LVT is preferably formed together in the forming of the second gate insulating film 48.
본 발명의 제2 실시예에 의한 불휘발성 메모리 장치 및 그 제조방법은 상기 제2 게이트 절연막(48)이 약 80Å 이상의 두꺼운 두께로 형성되는 경우에 관한 것이다.A nonvolatile memory device and a method of manufacturing the same according to the second embodiment of the present invention relate to a case in which the second gate insulating film 48 is formed to a thick thickness of about 80 GPa or more.
상기 주변회로영역을 저 전압 및 고 전압 트랜지스터 형성영역으로 설정한 다음, 상기 셀 및 주변회로영역의 전면에 제1 게이트 절연막(44)을 형성하는 단계까지는 상기 제1 실시예에 의한 불휘발성 메모리 장치 및 그 제조방법을 따른다.The nonvolatile memory device according to the first embodiment may be configured to set the peripheral circuit region as a low voltage and high voltage transistor formation region, and then to form a first gate insulating layer 44 on the cell and the peripheral circuit region. And the manufacturing method is followed.
도 10을 참조하면, 상기 제1 게이트 절연막(44)의 전면에 감광막(미도시)을 도포한다. 상기 감광막을 패터닝하여 상기 셀 영역 전부와 상기 주변회로영역에서 상기 저 전압 트랜지스터 형성영역(LVT)에 형성된 상기 제1 게이트 절연막(44)을 노출시키는 감광막 패턴(72)을 형성한다. 상기 감광막 패턴(72)을 식각마스크로 사용하여 상기 제1 게이트 절연막(44)의 노출된 전면을 이방성식각하여 제거한다. 상기 감광막 패턴(72)을 제거한다. 이 결과, 상기 고 전압 트랜지스터 형성영역(HVT)을 덮는 제1 게이트 절연막 패턴(44a)이 형성된다.Referring to FIG. 10, a photosensitive film (not shown) is coated on the entire surface of the first gate insulating film 44. The photoresist layer is patterned to form a photoresist pattern 72 exposing the first gate insulating layer 44 formed in the low voltage transistor formation region LVT in all of the cell region and the peripheral circuit region. The exposed entire surface of the first gate insulating layer 44 is anisotropically removed by using the photoresist pattern 72 as an etching mask. The photoresist pattern 72 is removed. As a result, the first gate insulating layer pattern 44a covering the high voltage transistor formation region HVT is formed.
도 11을 참조하면, 상기 셀 및 주변회로영역 상에 제2 게이트 절연막(48)을 형성한다. 상기 제2 게이트 절연막(48)은 제1 실시예에서 제시한 질화된 산화막으로 성장시킨다. 상기 제1 실시예와 다른 점은 상기 제2 게이트 절연막(48)이 약 80Å 이상의 두께로 형성된다는 것이다. 이에 따라, 상기 셀 영역 및 주변회로영역의 저 전압 트랜지스터 형성영역(LVT) 상에는 동일한 두께의 게이트 절연막, 즉 상기 제2 게이트 절연막(48)이 형성되나, 상기 고 전압 트랜지스터 형성영역(HVT)에는 이미 상기 제1 게이트 절연막 패턴(44a)이 형성되어 있으므로, 상기 셀 영역 및 상기 저 전압 트랜지스터 형성영역(LVT)에 형성되는 상기 제2 게이트 절연막(48)보다 두꺼운 게이트 절연막, 예컨대 상기 제1 게이트 절연막 패턴(44a)의 두께와 상기 제2 게이트 절연막(48)의 두께를 합한 두께의 제3 게이트 절연막(74)이 형성된다. 따라서, 상기 제3 게이트 절연막(74)은 상기 제1 게이트 절연막 패턴(44a) 및 상기 제2 게이트 절연막(48)보다 두께가 두꺼운 게이트 절연막이다. 결과적으로, 상기 제2 게이트 절연막(48)은 셀 영역에서 터널링 산화막으로 사용될 뿐만 아니라 주변회로영역의 저 전압 트랜지스터 형성영역(LVT)의 게이트 산화막으로도 사용된다. 이와 같이, 상기 셀 영역의 터널링 산화막과 주변회로영역의 저 전압 트랜지스터 형성영역(LVT)의 게이트 절연막은 동시에 형성된다.Referring to FIG. 11, a second gate insulating layer 48 is formed on the cell and the peripheral circuit region. The second gate insulating film 48 is grown on the nitrided oxide film shown in the first embodiment. The difference from the first embodiment is that the second gate insulating film 48 is formed to a thickness of about 80 GPa or more. Accordingly, a gate insulating film having the same thickness, that is, the second gate insulating film 48 is formed on the low voltage transistor forming region LVT in the cell region and the peripheral circuit region, but is already formed in the high voltage transistor forming region HVT. Since the first gate insulating layer pattern 44a is formed, a gate insulating layer thicker than the second gate insulating layer 48 formed in the cell region and the low voltage transistor forming region LVT, for example, the first gate insulating layer pattern A third gate insulating film 74 having a thickness of 44a and the thickness of the second gate insulating film 48 is formed. Therefore, the third gate insulating film 74 is a gate insulating film thicker than the first gate insulating film pattern 44a and the second gate insulating film 48. As a result, the second gate insulating film 48 is used not only as a tunneling oxide film in the cell region but also as a gate oxide film of the low voltage transistor formation region LVT in the peripheral circuit region. In this manner, the tunneling oxide film of the cell region and the gate insulating film of the low voltage transistor forming region LVT of the peripheral circuit region are simultaneously formed.
계속해서, 도 12에 도시한 바와 같이, 상기 제1 실시예에 의한 불휘발성 메모리 장치 및 그 제조방법에 따라 상기 셀 영역 상에 제3 게이트 적층물(76)이 형성되고, 상기 주변회로영역의 저 전압 및 고 전압 트랜지스터 형성영역(LVT, HVT) 상에 각각 제4 및 제5 게이트(78, 80) 적층물이 형성된다. 이후, 상기 반도체 기판(40)에 소오스 및 드레인 영역을 형성하여 상기 각 영역에 트랜지스터를 형성한다.Subsequently, as shown in FIG. 12, a third gate stack 76 is formed on the cell region according to the nonvolatile memory device and the method of manufacturing the same according to the first embodiment, and the peripheral circuit region is formed. A stack of fourth and fifth gates 78 and 80 is formed on the low voltage and high voltage transistor formation regions LVT and HVT, respectively. Thereafter, source and drain regions are formed in the semiconductor substrate 40 to form transistors in the respective regions.
다음에는 본 발명의 제3 실시예에 의한 불휘발성 메모리 장치 및 그 제조방법을 도 13 내지 도 19를 참조하여 상세하게 설명한다.Next, a nonvolatile memory device and a method of manufacturing the same according to the third embodiment of the present invention will be described in detail with reference to FIGS. 13 to 19.
도 13을 참조하면, 반도체 기판(40)의 활성영역 상에 제4 게이트 절연막(82)를 소정의 두께로 형성한다. 상기 제4 게이트 절연막(82)은 질화된 절연막으로서 질소가스를 함유하는 분위기, 예컨대, N2O가스, NO가스를 포함하는 분위기하에서 형성된다. 이때, 상기 제4 게이트 절연막(82)의 계면에 적정량의 질소를 함유시키기 위해 상기 분위기에 산소가스(O2)를 혼합시키는 것이 바람직하다. 상기 제4 게이트 절연막(82)을 상기 제1 실시예에서 언급한 바 있는 투 스텝으로 질화된 산화막으로 형성할 수도 있다. 질소를 함유하는 분위기 가스에서 질소의 함량은 4%를 넘지않는 것이 바람직하다.Referring to FIG. 13, a fourth gate insulating layer 82 is formed to a predetermined thickness on an active region of the semiconductor substrate 40. The fourth gate insulating film 82 is a nitrided insulating film and is formed in an atmosphere containing nitrogen gas, for example, an atmosphere containing N 2 O gas and NO gas. In this case, in order to contain an appropriate amount of nitrogen at the interface of the fourth gate insulating film 82, it is preferable to mix oxygen gas (O 2) in the atmosphere. The fourth gate insulating film 82 may be formed of an oxide film nitrided in two steps as described in the first embodiment. In the atmosphere gas containing nitrogen, the content of nitrogen is preferably not more than 4%.
계속해서, 상기 제4 게이트 절연막(82) 상에 제1 도전층(52)을 형성하고 필드산화막(42) 상에 형성된 부분을 제거하여 셀 단위로 분리시킨다. 이후, 결과물 상에 제1 층간절연막(54)을 형성한다.Subsequently, the first conductive layer 52 is formed on the fourth gate insulating layer 82, and the portions formed on the field oxide layer 42 are removed to be separated in units of cells. Thereafter, a first interlayer insulating film 54 is formed on the resultant.
도 14를 참조하면, 상기 제1 층간절연막(54)의 전면에 감광막(미도시)을 도포한다. 상기 감광막을 패터닝하여, 상기 주변회로영역에 형성된 상기 제1 층간 절연막(54)을 노출시키는 감광막 패턴(88)을 형성한다. 상기 감광막 패턴(88)을 식각마스크로 사용하여 주변회로영역 상에 형성된 상기 제1 층간절연막(54)과 그 하부의 물질층들을 이방성식각한다. 이러한 이방성식각에 의해 상기 주변회로영역에서 상기 제1 층간절연막(54), 제1 도전층(52) 및 제4 게이트 절연막(82)이 순차적으로 제거된다. 이후, 상기 감광막 패턴(88)을 제거한다.Referring to FIG. 14, a photosensitive film (not shown) is coated on the entire surface of the first interlayer insulating film 54. The photoresist is patterned to form a photoresist pattern 88 that exposes the first interlayer insulating layer 54 formed in the peripheral circuit region. Using the photoresist pattern 88 as an etching mask, the first interlayer insulating layer 54 formed on the peripheral circuit region and the material layers thereunder are anisotropically etched. By the anisotropic etching, the first interlayer insulating layer 54, the first conductive layer 52, and the fourth gate insulating layer 82 are sequentially removed from the peripheral circuit region. Thereafter, the photoresist pattern 88 is removed.
계속해서, 도 15에 도시한 바와 같이, 상기 주변회로영역의 활성영역 상에제5 게이트 절연막(90)을 성장시킨다. 상기 제5 게이트 절연막(90)은 고 전압 트랜지스터의 게이트 절연막으로서 질소가스를 포함하는 분위기하에서 저항열 노 또는 RTP를 이용하여 성장되는 질소원자를 포함하는 산화막 즉, 질화된 산화막(nitrided oxide)이다. 상기 제5 게이트 절연막(90)은 산화 초기과정부터 N20가스 또는 NO가스 분위기하에서 질화물화(nitridation)가 진행되는데, 후속 저 전압 트랜지스터의 게이트 절연막 형성공정에 대한 질소의 손상을 줄이고, 상기 제5 게이트 절연막(90)이 다소 두꺼운 두께, 예컨대 100Å∼400Å 정도의 두께로 성장되는데 걸리는 시간을 고려하면 상기 제5 게이트 절연막(90)은 터널링 산화막인 상기 제4 게이트 절연막(82) 계면의 질소농도보다 낮은 농도의 질소를 포함하는 희석된 질소 가스 분위기하에서 성장되는 것이 바람직하다. 따라서, 상기 제5 게이트 절연막(90)은 산소가스(O2)가 포함되어 희석된 질소가스 분위기하에서 성장되는 것이 바람직하다.Subsequently, as shown in FIG. 15, the fifth gate insulating film 90 is grown on the active region of the peripheral circuit region. The fifth gate insulating film 90 is a gate insulating film of a high voltage transistor, which is an oxide film including a nitrogen atom grown using a resistive heat furnace or RTP in an atmosphere containing nitrogen gas, that is, a nitrided oxide film. Nitriding of the fifth gate insulating film 90 is performed under an N20 gas or NO gas atmosphere from an initial oxidation process, thereby reducing the damage of nitrogen to the gate insulating film forming process of a subsequent low voltage transistor, Considering the time taken for the insulating film 90 to grow to a thicker thickness, for example, 100 kPa to 400 kPa, the fifth gate insulating film 90 is lower than the nitrogen concentration at the interface of the fourth gate insulating film 82 which is a tunneling oxide film. It is preferably grown in a dilute nitrogen gas atmosphere containing a concentration of nitrogen. Accordingly, the fifth gate insulating layer 90 is preferably grown in a nitrogen gas atmosphere containing oxygen gas (O 2).
한편, 상기 주변회로영역에서 상기 제4 게이트 절연막(82)을 제거하고 난 후, 상기 저압 또는 고압 트랜지스터 형성영역들(LVT, HVT)에 잔류 질소에 의한 손상이 존재하는 경우, 상기 제5 게이트 절연막(90)을 형성하기 전에 상기 손상을 완화할 수 있는 공정을 실시하는 것이 바람직하다.On the other hand, after the fourth gate insulating layer 82 is removed from the peripheral circuit region, when there is damage due to residual nitrogen in the low voltage or high voltage transistor formation regions LVT and HVT, the fifth gate insulating layer 82 It is preferable to perform the process which can alleviate the said damage before forming 90.
계속해서, 상기 셀 영역의 상기 제1 층간절연막(54) 및 상기 주변회로영역의 상기 제5 게이트 절연막(90)의 전면에 감광막(미도시)을 형성한다. 상기 감광막을 패터닝하여, 상기 주변회로영역의 상기 저 전압 트랜지스터 형성영역(LVT)에 형성된 상기 제5 게이트 절연막(90)을 노출시키는 감광막 패턴(92)을 형성한다. 상기감광막 패턴(92)을 식각마스크로 사용하여 상기 제5 게이트 절연막(90)의 노출된 전면을 이방성식각한다. 이렇게 하여 상기 주변회로영역의 상기 저 전압 트랜지스터 형성영역(LVT)에서 상기 제5 게이트 절연막(90)이 제거되고, 상기 고 전압 트랜지스터 형성영역(HVT)에만 제5 게이트 절연막 패턴(90a)이 형성된다. 이후, 상기 감광막 패턴(92)을 제거하고, 그 결과물을 세정한다.Subsequently, a photosensitive film (not shown) is formed on the entire surface of the first interlayer insulating film 54 in the cell region and the fifth gate insulating film 90 in the peripheral circuit region. The photoresist layer is patterned to form a photoresist pattern 92 exposing the fifth gate insulating layer 90 formed in the low voltage transistor formation region LVT in the peripheral circuit region. The exposed entire surface of the fifth gate insulating layer 90 is anisotropically etched using the photoresist pattern 92 as an etching mask. In this way, the fifth gate insulating layer 90 is removed from the low voltage transistor forming region LVT of the peripheral circuit region, and the fifth gate insulating layer pattern 90a is formed only in the high voltage transistor forming region HVT. . Thereafter, the photoresist pattern 92 is removed, and the resultant is washed.
도 17을 참조하면, 상기 주변회로영역의 저 전압 트랜지스터 형성영역(LVT)에 제6 게이트 절연막(96)이 성장된다. 상기 제6 게이트 절연막(96)은 희석된 질소 함유 가스 분위기하에서 성장되는 질화된 산화막이다. 이와 같은 제6 게이트 절연막(96)은 고 전압 트랜지스터 형성영역(HVT)에도 형성되므로, 상기 고 전압 트랜지스터 형성영역(HVT)의 게이트 절연막은 상기 제6 게이트 절연막(96)의 두께 만큼 더 두꺼워진다.Referring to FIG. 17, a sixth gate insulating layer 96 is grown in the low voltage transistor formation region LVT of the peripheral circuit region. The sixth gate insulating layer 96 is a nitrided oxide film grown in a diluted nitrogen-containing gas atmosphere. Since the sixth gate insulating layer 96 is also formed in the high voltage transistor forming region HVT, the gate insulating layer of the high voltage transistor forming region HVT is thicker by the thickness of the sixth gate insulating layer 96.
계속해서, 도 18을 참조하면, 상기 제1 층간 절연막(54), 상기 제5 게이트 절연막 패턴(90a) 및 제6 게이트 절연막(96) 상에 제2 도전층(56), 제1 실리사이드층(60) 및 제1 절연막(62)이 순차적으로 형성된다. 여기서, 제1 도전층(52), 제1 층간 절연막(54), 제2 도전층(56), 제1 실리사이드층(60) 및 제1 절연막(62)은 제1 실시예의 물질층과 동일한 물질층을 의미한다. 사진/식각공정을 거쳐 도 19에 도시한 바와 같이, 상기 셀 영역에 제6 게이트 적층물(104)이, 주변회로영역에 제7 및 제8 게이트 적층물들(106, 108)이 각각 형성된다. 상기 제6 게이트 적층물(104)은 제4 게이트 절연막 패턴(82a), 제1 도전층 패턴(52a), 제1 층간 절연막 패턴(54a), 제2 도전층 패턴(56a), 제1 실리사이드층 패턴(60a) 및 제1 절연막 패턴(62a)으로구성된다. 그리고 상기 제7 및 제8 게이트 적층물(106, 108)은 각각 제6 게이트 절연막 패턴(96a), 제2 도전층 패턴(56a), 제1 실리사이드층 패턴(60a), 제1 절연막 패턴(62a) 및 제5 게이트 절연막 패턴(96a), 제2 도전층 패턴(56a), 제1 실리사이드층 패턴(60a), 제1 절연막 패턴(62a)으로 구성된다.18, on the first interlayer insulating film 54, the fifth gate insulating film pattern 90a, and the sixth gate insulating film 96, a second conductive layer 56 and a first silicide layer ( 60 and the first insulating film 62 are sequentially formed. Here, the first conductive layer 52, the first interlayer insulating layer 54, the second conductive layer 56, the first silicide layer 60, and the first insulating layer 62 are made of the same material as the material layer of the first embodiment. Means layer. As shown in FIG. 19 through a photo / etch process, sixth gate stacks 104 are formed in the cell region, and seventh and eighth gate stacks 106 and 108 are formed in the peripheral circuit region, respectively. The sixth gate stack 104 may include a fourth gate insulating layer pattern 82a, a first conductive layer pattern 52a, a first interlayer insulating layer pattern 54a, a second conductive layer pattern 56a, and a first silicide layer. It consists of the pattern 60a and the 1st insulating film pattern 62a. The seventh and eighth gate stacks 106 and 108 may include a sixth gate insulating layer pattern 96a, a second conductive layer pattern 56a, a first silicide layer pattern 60a, and a first insulating layer pattern 62a. ) And a fifth gate insulating film pattern 96a, a second conductive layer pattern 56a, a first silicide layer pattern 60a, and a first insulating film pattern 62a.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 본 발명의 범위를 한정하는 것이라기 보다, 바람직한 실시예의 예시로서 해석되는 것이 바람직할 것이다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 상기한 게이트 적층물의 구성 및 물질을 다르게 변형하거나, 상기 각 게이트 절연막을 형성하는 공정에서 가스 분위기의 조성물을 다르게 변형하여 본 발명을 실시할 수 있음이 명백하다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.While many details have been set forth in the foregoing description, they should be interpreted as illustrative of the preferred embodiments rather than to limit the scope of the invention. For example, those skilled in the art to which the present invention pertains may implement the present invention by differently modifying the structure and material of the gate stack or by modifying the composition of the gas atmosphere in the process of forming each gate insulating film. It is clear that it can be done. Therefore, the scope of the present invention should not be defined by the described embodiments, but should be determined by the technical spirit described in the claims.
상술한 바와 같이, 본 발명은 셀 영역에 형성되어 터널링 산화막으로 사용되는 게이트 절연막을 질소원자가 포함된 질화된 산화막으로 형성시 주변회로부에 형성되는 트랜지스터를 그 특성이 저하됨이 없게 형성하는 것으로서, 주변회로영역에 형성되는 트랜지스터의 게이트 절연막을 먼저 형성하고, 이후 셀 영역에 질화된 산화막을 형성 할 수 있다. 또한, 상기 셀 영역에 먼저 질화된 산화막으로 터널링 산화막을 형성하고 이후 주변회로영역에 게이트 절연막을 형성할 경우에는 희석된 산소가 포함된 질소가스 분위기하에서 상기 셀 영역의 터널링 산화막을 성장시켜 주변회로부 게이트 절연막의 특성저하를 방지할 수 있다. 이와 같은 방법으로 셀 영역에 질화된 산화막을 형성하면 주변회로영역에서 게이트 절연막을 정상적으로 성장시킬 수 있고, 기판과 게이트 절연막의 본딩이 약화되는 것과 트랩핑 사이트(trapping sites) 및 기판과 게이트 절연막 사이의 거칠기(roughness)가 증가되는 것을 방지할 수 있다.As described above, the present invention is to form a transistor formed in the peripheral circuit portion without deterioration of the characteristics of the transistor formed when the gate insulating film formed in the cell region and used as the tunneling oxide film is a nitrided oxide film containing nitrogen atoms. The gate insulating film of the transistor formed in the region may be formed first, and then the nitrided oxide layer may be formed in the cell region. In addition, in the case of forming a tunneling oxide film with a nitrided oxide film in the cell region first and then forming a gate insulating film in the peripheral circuit region, the tunneling oxide film of the cell region is grown in a nitrogen gas atmosphere containing diluted oxygen to gate the peripheral circuit portion. The deterioration of the characteristics of the insulating film can be prevented. By forming a nitrided oxide film in the cell region in this manner, the gate insulating film can be grown normally in the peripheral circuit region, and the bonding between the substrate and the gate insulating film is weakened and the trapping sites and the gap between the substrate and the gate insulating film are reduced. It is possible to prevent the roughness from increasing.
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