KR100415084B1 - Method for fabricating flash memory device - Google Patents
Method for fabricating flash memory device Download PDFInfo
- Publication number
- KR100415084B1 KR100415084B1 KR10-2001-0033858A KR20010033858A KR100415084B1 KR 100415084 B1 KR100415084 B1 KR 100415084B1 KR 20010033858 A KR20010033858 A KR 20010033858A KR 100415084 B1 KR100415084 B1 KR 100415084B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- layer
- forming
- flash memory
- ono
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 59
- 238000004519 manufacturing process Methods 0.000 claims abstract description 36
- 150000004767 nitrides Chemical class 0.000 claims abstract description 27
- 238000007667 floating Methods 0.000 claims abstract description 23
- 238000005530 etching Methods 0.000 claims abstract description 22
- 238000007789 sealing Methods 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 239000004065 semiconductor Substances 0.000 claims abstract description 16
- 230000004888 barrier function Effects 0.000 claims abstract description 14
- 238000000059 patterning Methods 0.000 claims abstract description 12
- 238000002955 isolation Methods 0.000 claims abstract description 10
- 239000000463 material Substances 0.000 claims abstract description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 63
- 229920005591 polysilicon Polymers 0.000 claims description 63
- 230000008569 process Effects 0.000 claims description 32
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 32
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 32
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 20
- 238000000151 deposition Methods 0.000 claims description 14
- 238000000137 annealing Methods 0.000 claims description 10
- 230000008021 deposition Effects 0.000 claims description 8
- 238000005229 chemical vapour deposition Methods 0.000 claims description 6
- 238000009279 wet oxidation reaction Methods 0.000 claims description 5
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims description 4
- 238000004140 cleaning Methods 0.000 claims description 4
- CHNUOJQWGUIOLD-NFZZJPOKSA-N epalrestat Chemical compound C=1C=CC=CC=1\C=C(/C)\C=C1/SC(=S)N(CC(O)=O)C1=O CHNUOJQWGUIOLD-NFZZJPOKSA-N 0.000 claims description 4
- 229910052731 fluorine Inorganic materials 0.000 claims description 4
- 239000011737 fluorine Substances 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 238000006243 chemical reaction Methods 0.000 claims description 3
- 230000007547 defect Effects 0.000 claims description 3
- 238000009792 diffusion process Methods 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 230000015556 catabolic process Effects 0.000 claims description 2
- 238000010790 dilution Methods 0.000 claims description 2
- 239000012895 dilution Substances 0.000 claims description 2
- 239000000243 solution Substances 0.000 claims description 2
- 230000036962 time dependent Effects 0.000 claims description 2
- 239000000376 reactant Substances 0.000 claims 1
- 230000008878 coupling Effects 0.000 abstract description 5
- 238000010168 coupling process Methods 0.000 abstract description 5
- 238000005859 coupling reaction Methods 0.000 abstract description 5
- 239000010408 film Substances 0.000 description 92
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 238000005468 ion implantation Methods 0.000 description 8
- 229910004298 SiO 2 Inorganic materials 0.000 description 7
- 239000007789 gas Substances 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 239000010937 tungsten Substances 0.000 description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 5
- 230000002159 abnormal effect Effects 0.000 description 4
- 239000010409 thin film Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000003667 anti-reflective effect Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Inorganic materials [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- NDACOWBVQLGBIP-UITAMQMPSA-N 2-[(5z)-5-[(4-hydroxyphenyl)methylidene]-4-oxo-2-sulfanylidene-1,3-thiazolidin-3-yl]acetic acid Chemical compound O=C1N(CC(=O)O)C(=S)S\C1=C/C1=CC=C(O)C=C1 NDACOWBVQLGBIP-UITAMQMPSA-N 0.000 description 1
- 229910018557 Si O Inorganic materials 0.000 description 1
- 238000003917 TEM image Methods 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000007664 blowing Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- VVRQVWSVLMGPRN-UHFFFAOYSA-N oxotungsten Chemical compound [W]=O VVRQVWSVLMGPRN-UHFFFAOYSA-N 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000010405 reoxidation reaction Methods 0.000 description 1
- 238000001878 scanning electron micrograph Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- -1 tungsten nitride Chemical class 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
본 발명은 플레쉬 메모리소자의 제조방법에 관한 것으로, 본 발명은 본 발명에 따른 플레쉬 메모리소자의 제조방법은, 소자영역을 한정하는 소자분리막이 형성된 반도체기판을 제공하는 단계; 상기 반도체기판상에 터널산화막을 형성하는 단계; 상기 터널산화막상에 플로팅게이트라인을 형성하는 단계; 상기 플로팅게이트라인을 포함한 전체 구조의 상면에 ONO막을 형성하는 단계; 상기 ONO막상에 콘트롤게이트 물질층과 ARC막을 순차적으로 형성하는 단계; 상기 ARC막과 콘트롤게이트를 선택적으로 패터닝하여 ARC막패턴과 콘트롤게이트를 형성하는 단계; 상기 ARC막패턴과 콘트롤게이트를 포함한 전체구조의 상면에 실링질화막을 형성하는 단계; 및 상기 실링질화막을 식각장벽으로한 자기정렬식각에 의해 상기 ARC막패턴과 플로팅게이트라인 및 터널산화막을 선택적으로 패터닝하여 플로팅게이트를 형성하는 단계를 포함하여 구성되고, 커플링 비율을 증가시킴은 물론 플레쉬 메모리소자의 전기적 특성을 개선시킬 수 있는 것이다.The present invention relates to a method of manufacturing a flash memory device, and the present invention provides a method of manufacturing a flash memory device, comprising the steps of: providing a semiconductor substrate having a device isolation film defining a device region; Forming a tunnel oxide film on the semiconductor substrate; Forming a floating gate line on the tunnel oxide film; Forming an ONO film on an upper surface of the entire structure including the floating gate line; Sequentially forming a control gate material layer and an ARC film on the ONO film; Selectively patterning the ARC layer and the control gate to form an ARC layer pattern and the control gate; Forming a sealing nitride film on an upper surface of the entire structure including the ARC film pattern and the control gate; And selectively patterning the ARC film pattern, the floating gate line, and the tunnel oxide film by self-aligned etching using the sealing nitride film as an etch barrier to form a floating gate, as well as increasing a coupling ratio. The electrical characteristics of the flash memory device can be improved.
Description
본 발명은 플레쉬 메모리소자의 제조방법에 관한 것으로서, 보다 상세하게는 커플링 비율을 증가시킴은 물론 플레쉬 메모리소자의 전기적 특성을 개선시킬 수 있는 플레쉬 메모리소자의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a flash memory device, and more particularly, to a method of manufacturing a flash memory device capable of increasing the coupling ratio and improving the electrical characteristics of the flash memory device.
일반적으로, 플레쉬 메모리 소자는 프로그래밍 및 소거 특성을 구비한 이피롬(EPROM)과 전기적으로 프로그래밍 및 소거특성을 확보하는 이이피롬 (EEPROM)의 장점을 살려 제조된 소자이다.In general, a flash memory device is manufactured by taking advantage of EPROM having programming and erasing characteristics and EEPROM having electrical programming and erasing characteristics.
이러한 플레쉬 메모리 소자는 일반적으로 한 개의 트랜지스터로서 한 비트의 저장상태를 실현하며 전기적으로 프로그래밍과 소거를 수행한다. 이와 같은 특성을 갖는 플래쉬 메모리 소자는, 실리콘 기판상에 형성된 박막의 터널산화막과, 절연막의 개재하에 적층된 플로팅 게이트 및 컨트롤 게이트를 포함하여 이루어진다.Such a flash memory device generally realizes one bit of storage as one transistor and performs programming and erasing electrically. The flash memory device having such characteristics includes a tunnel oxide film of a thin film formed on a silicon substrate, and a floating gate and a control gate stacked under an insulating film.
현재, 플레쉬 이이피롬(EEPROM)소자에 있어서, 게이트에 폴리실리콘과 함께 전기저항이 낮은 전기 배선재료로서 텅스텐실리사이드(WSix)가 워드라인으로 사용되고 있다.At present, in flash EEPROM devices, tungsten silicide (WSix) is used as a word line as an electric wiring material having a low electric resistance together with polysilicon in a gate.
이와 같은 구조의 콘트롤게이트로 도프된 폴리실리콘, 텅스텐실리사이드 또는 언도프트 폴리실리콘, POCl2도핑, 텅스텐실리사이드가 이용되고 있으며, 플로팅게이트로 도프트 폴리실리콘 또는 언도프트 폴리실리콘, POCl2이 사용되고 있다.In the same structure doped by the control gate polysilicon, tungsten silicide or undoped soft polysilicon, POCl 2 doped with tungsten, and a silicide is used, doped with a floating-gate tree polysilicon or sentence has been used the soft polysilicon, POCl 2.
이렇게 형성되는 종래기술에 있어서의 스택 구조의 게이트에서는 텅스텐 실리사이드와 반사방지층(ARC)까지 증착후 게이트식각을 실시하여 콘트롤 게이트의 폴리-2와 ONO까지 식각한 다음 상부의 반사방지층(ARC)을 하드마스크로 사용하여 자기정렬된 식각을 실시하므로써 폴리-1 및 터널 산화막을 식각하여 최종적인 플레쉬 셀 구조를 형성하게 된다.In the stack structure of the prior art gate formed as described above, the gate etching is performed after deposition to the tungsten silicide and the antireflective layer (ARC) to etch the poly-2 and the ONO of the control gate, and then hardly the upper antireflective layer (ARC) By using self-aligned etching as a mask, poly-1 and tunnel oxides are etched to form a final flash cell structure.
그러나, 이와 같은 방법으로 게이트를 형성할 때에 콘트롤게이트의 텅스텐 실리사이드 박막이 후속 산화공정인 재산화공정 및 소오스 및 드레인 엑티베이션(activation)을 위한 아닐링 진행시 비정상적으로 산화되어 텅스텐실리사이드가 측벽으로 부플어 오르는(blowing up) 현상이 나타난다.However, when the gate is formed in this manner, the tungsten silicide thin film of the control gate is abnormally oxidized during the reoxidation process, which is a subsequent oxidation process, and the annealing for source and drain activation, so that the tungsten silicide is attached to the side wall. The phenomenon of blowing up appears.
그 이유는 게이트식각 및 자기정렬식각시에 플라즈마 데미지 등에 의해 측벽의 노출된 텅스텐실리사이드의 표면부위의 결정구조가 비정질 및 준안정상(metastable state)으로 변화하게 된다.The reason is that the crystal structure of the surface portion of the exposed tungsten silicide on the sidewalls is changed to an amorphous and metastable state during the gate etching and the self alignment etching.
또한, 도 1a 및 1b에서와 같이, 부분적으로 텅스텐 리치 영역이 형성되어 식각시에 산소(O2)반응하여 WO3, SiO2, WSixOy와 같은 산화물을 형성하게 된다. 이러한 현상은 후속 이온주입공정 및 연속적인 식각공정에 의해 더욱 심화되게 된다.In addition, as shown in FIGS. 1A and 1B, a tungsten rich region is partially formed to form an oxide such as WO 3 , SiO 2 , WSixOy by oxygen (O 2 ) reaction during etching. This phenomenon is further exacerbated by the subsequent ion implantation process and the continuous etching process.
이후 고온의 산화 및 아닐링공정을 진행하게 되면, 식각 및 이온 주입공정에 의해 데미지를 입은 부분에서 WO3, SiO2, WSixOy와 같은 산화물의 형성이 촉진되며, 방향성을 가지고 성장히게 된다. 이때, 상기 WO3, SiO2, WSixOy와 같은 산화물은 후속 이온주입공정시에 장벽으로 작용하여 셀의 소오스 및 드레인 지역에 부분적으로이온주입이 되지 않는 부분이 생겨 소오스 및 드레인 영역과 접합의 형성이 올바르게 이루어지지 않게 되므로써 플레쉬 메모리소자의 특성에 악영향을 주게 된다.After the high-temperature oxidation and annealing process, the formation of oxides such as WO 3 , SiO 2 , WSixOy is accelerated and grown in a direction that is damaged by etching and ion implantation. At this time, the oxide such as WO 3 , SiO 2 , WSixOy acts as a barrier during the subsequent ion implantation process, so that a portion which is not partially ion implanted in the source and drain regions of the cell is formed, thereby forming a junction between the source and drain regions. By not doing so correctly, the characteristics of the flash memory device are adversely affected.
특히, 소오스 쪽보다는 자기정렬 식각시에 데미지가 조금 더 심한 드레인쪽의 측벽이 이러한 부풀어 오르는(bowing-up) 현상에 취약하게 된다.In particular, the side wall of the drain side, which is slightly more damaged at the time of self-alignment etching than the source side, is vulnerable to this bowing-up phenomenon.
또한, 도 2에서와 같이, 플로팅게이트와 콘트롤게이트사이의 절연막인 ONO (SiO2/Si3N4/SiO2) 산화막 부위의 산화가 심화되어 ONO 두께가 증가하게 되므로써 커플링 비율을 저하시키는 문제점을 가지고 있다.In addition, as shown in FIG. 2, the oxidation of the portion of the ONO (SiO 2 / Si 3 N 4 / SiO 2 ) oxide layer, which is an insulating layer between the floating gate and the control gate, is intensified to increase the ONO thickness, thereby lowering the coupling ratio. Have
그리고, 도 2에서와 같이, 자기정렬 식각에 의한 게이트식각후 연속적으로 식각되는 콘트롤 부위가 좁아져 경사진 스택 게이트 프로파일을 가지게 된다.As shown in FIG. 2, the control portion continuously etched after the gate etching by the self-aligned etching is narrowed to have an inclined stack gate profile.
이렇게 경사진 프로파일을 가질 경우 이온주입 공정시 플로팅게이트에도 이온이 주입되는 현상이 발생하여 소자의 프로그램/이레이지(program/erase) 특성이 열화되는 현상이 나타나는 문제점이 있다.When the inclined profile is formed, ions are implanted into the floating gate during the ion implantation process, thereby degrading program / erase characteristics of the device.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 텅스텐실리사이드박막의 비정상적인 산화를 방지하여 셀 패일(fail)을 억제하고 소오스 및 드레인 이온주입의 비정상적인 공정이 일어나지 않도록 한 플레쉬 메모리소자의 제조방법을 제공함에 있다.Accordingly, the present invention has been made to solve the above-mentioned problems of the prior art, and prevents abnormal oxidation of the tungsten silicide thin film to suppress cell failure and prevent abnormal processing of source and drain ion implantation. To provide a method of manufacturing.
또한, 본 발명의 다른 목적은 ONO막내의 산화막 두께의 증가를 억제하여 플로팅게이트와 콘트롤게이트사이의 캐패시턴스를 증가시켜 주므로써 플레쉬 메로리 소자의 커플링비율을 증가시킬 수 있는 플레쉬 메모리소자의 제좆방법을 제공함에있다.In addition, another object of the present invention is to provide a method for fabricating a flash memory device which can increase the coupling ratio of a flash memory device by suppressing an increase in the oxide film thickness in the ONO film to increase the capacitance between the floating gate and the control gate. In the offer.
그리고, 본 발명의 또 다른 목적은 수직한 스택구조의 게이트를 형성하므로써 이온주입공정시에 플로팅게이트가 입는 데미지를 최소화시킬 수 있는 플레쉬 메모리소자의 제조방법을 제공함에 있다.Another object of the present invention is to provide a method of manufacturing a flash memory device capable of minimizing damage to a floating gate during an ion implantation process by forming a gate having a vertical stack structure.
더우기, 본 발명의 또다른 목적은 종래의 복잡한 공정 및 장비의 추가없이도 기존의 장비와 공정을 이용하여 플레쉬 메모리소자의 제조가 가능하므로써 제조공정의 마진확보가 용이한 플레쉬 메모리소자의 제조방법을 제공함에 있다.Furthermore, another object of the present invention is to provide a method of manufacturing a flash memory device, which makes it possible to manufacture a flash memory device using existing equipment and processes without adding a complicated process and equipment. Is in.
도 1a 및 도 1b는 종래 기술에 따른 플레쉬 메모리소자의 제조방법에 있어서, 텅스텐실리사이드막의 블로잉업(blowing usp) SEM 사진을 도시한 사진이다.1A and 1B illustrate a blown up SEM image of a tungsten silicide layer in the method of manufacturing a flash memory device according to the related art.
도 2 은 종래기술에 따른 플레쉬 메모리소자의 제조방법에 있어서, ONO 스마일링 현상 및 게이트프로파일 TEM 이미지를 나타낸 도면이다.2 is a diagram illustrating an ONO smiling phenomenon and a gate profile TEM image in the method of manufacturing a flash memory device according to the related art.
도 3 내지 도 7은 본 발명에 따른 플레쉬 메모리소자의 제조방법을 설명하기 위한 공정단면도이다.3 to 7 are cross-sectional views illustrating a method of manufacturing a flash memory device according to the present invention.
도 8 은 본 발명에 따른 플레쉬 메모리소자의 제조방법에 있어서, 실링 나이트라이드를 이용한 게이트 프로파일을 나타낸 도면이다.8 is a view illustrating a gate profile using sealing nitride in the method of manufacturing a flash memory device according to the present invention.
[도면부호의설명][Description of Drawing Reference]
11 : 반도체기판 13 : 터널산화막11: semiconductor substrate 13: tunnel oxide film
15 : 제1폴리실리콘층라인 17 : ONO막15: first polysilicon layer line 17: ONO film
19 : 제2폴리실리콘층 21 : 텅스텐실리사이드막19: second polysilicon layer 21: tungsten silicide film
23 : ARC막 25 : 실링질화막23: ARC film 25: sealing nitride film
상기 목적을 달성하기 위한 본 발명에 따른 플레쉬 메모리소자의 제조방법은, 소자영역을 한정하는 소자분리막이 형성된 반도체기판을 제공하는 단계; 상기 반도체기판상에 터널산화막을 형성하는 단계; 상기 터널산화막상에 플로팅게이트라인을 형성하는 단계; 상기 플로팅게이트라인을 포함한 전체 구조의 상면에 ONO막을 형성하는 단계; 상기 ONO막상에 콘트롤게이트 물질층과 ARC막을 순차적으로 형성하는 단계; 상기 ARC막과 콘트롤게이트를 선택적으로 패터닝하여 ARC막패턴과 콘트롤게이트를 형성하는 단계; 상기 ARC막패턴과 콘트롤게이트를 포함한 전체구조의 상면에 실링질화막을 형성하는 단계; 및 상기 실링질화막을 식각장벽으로한 자기정렬식각에 의해 상기 ARC막패턴과 플로팅게이트라인 및 터널산화막을 선택적으로 패터닝하여 플로팅게이트를 형성하는 단계를 포함하여 구성되는 것을 특징으로한다.According to an aspect of the present invention, there is provided a method of manufacturing a flash memory device, the method including: providing a semiconductor substrate having an isolation layer defining an element region; Forming a tunnel oxide film on the semiconductor substrate; Forming a floating gate line on the tunnel oxide film; Forming an ONO film on an upper surface of the entire structure including the floating gate line; Sequentially forming a control gate material layer and an ARC film on the ONO film; Selectively patterning the ARC layer and the control gate to form an ARC layer pattern and the control gate; Forming a sealing nitride film on an upper surface of the entire structure including the ARC film pattern and the control gate; And selectively patterning the ARC layer pattern, the floating gate line, and the tunnel oxide layer by self-aligned etching using the sealing nitride layer as an etch barrier to form a floating gate.
또한, 본 발명에 따른 플레쉬 메모리소자의 제조방법은, 소자영역을 한정하는 소자분리막이 형성된 반도체기판을 제공하는 단계; 상기 반도체기판상에 터널산화막을 형성하는 단계; 상기 터널산화막상에 제1폴리실리콘층을 형성하는 단계; 상기 제1폴리실리콘층을 선택적으로 패터닝하여 제1폴리실리콘층라인을 형성하는 단계; 상기 선택적으로 패터닝된 제1폴리실리콘층라인을 포함한 전체 구조의 상면에 ONO막을 형성하는 단계; 상기 ONO막상에 제2폴리실리콘층과 텅스텐실리사이드막 및 ARC막을 순차적으로 형성하는 단계; 상기 ARC막과 텅스텐실리사이드막 및 제2폴리실리콘층상에 콘트롤게이트 형성용 마스크를 형성하는 단계; 상기 콘트롤게이트 형성용 마스크를 사용하여 상기 ARC막과 텅스텐실리사이드막 및 제2폴리실리콘층을 선택적으로 패터닝하는 단계; 상기 콘트롤게이트 형성용 마스크를 제거하고, 상기 선택적으로 패터닝된 ARC막과 텅스텐실리사이드막 및 제2폴리실리콘층을 포함한 전체 구조의 상면에 실링질화막을 형성하는 단계; 및 상기 실링질화막을 식각장벽으로한 자기정렬식각에 의해 상기 ARC막과 터널산화막 및 제1폴리실리콘층라인을 선택적으로 패터닝하는 단계를 포함하여 구성되는 것을 특징으로한다.In addition, a method of manufacturing a flash memory device according to the present invention comprises the steps of: providing a semiconductor substrate having a device isolation film defining a device region; Forming a tunnel oxide film on the semiconductor substrate; Forming a first polysilicon layer on the tunnel oxide film; Selectively patterning the first polysilicon layer to form a first polysilicon layer line; Forming an ONO film on an upper surface of the entire structure including the selectively patterned first polysilicon layer line; Sequentially forming a second polysilicon layer, a tungsten silicide film, and an ARC film on the ONO film; Forming a control gate forming mask on the ARC film, the tungsten silicide film, and the second polysilicon layer; Selectively patterning the ARC layer, the tungsten silicide layer, and the second polysilicon layer using the mask for forming the control gate; Removing the mask for forming the control gate and forming a sealing nitride film on an upper surface of the entire structure including the selectively patterned ARC film, a tungsten silicide film, and a second polysilicon layer; And selectively patterning the ARC film, the tunnel oxide film, and the first polysilicon layer line by self-aligned etching using the sealing nitride film as an etch barrier.
이하, 본 발명의 바람직한 실시예에 따른 플레쉬 메모리소자의 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, a method of manufacturing a flash memory device according to a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 3 내지 도 8은 본 발명에 따른 플레쉬 메모리소자의 제조방법을 설명하기 위한 공정단면도이다. 여기서, 도 3a, 도 4a, 도 5a, 도 6a 및 도 7a는 플레쉬메모리소자의 워드라인 방향에서 나타난 단면구조이고, 도 3b, 도 4b, 도 5b, 도 6b 및 도 7b는 플레쉬메모리소자의 소자분리 방향에서 나타난 단면구조이다.3 to 8 are cross-sectional views illustrating a method of manufacturing a flash memory device according to the present invention. 3A, 4A, 5A, 6A, and 7A are cross-sectional structures shown in the word line direction of the flash memory device, and FIGS. 3B, 4B, 5B, 6B, and 7B are elements of the flash memory device. It is the cross-sectional structure shown in the separation direction.
본 발명의 바람직한 실시예에 따른 플레쉬 메모리소자의 제조방법에 있어서, 워드라인방향에서의 단면은 소자분리 방향에서의 단면과 수직적 관계에 있으므로이들 방향에서 나타난 단면들을 통해 플레쉬 메모리소자의 제조방법을 아래와 같이 설명하도록 한다.In the method of manufacturing a flash memory device according to the preferred embodiment of the present invention, since the cross section in the word line direction is perpendicular to the cross section in the device isolation direction, the method of manufacturing the flash memory device is described below through the cross sections shown in these directions. Let's explain together.
본 발명의 바람직한 실시예에 따른 플레쉬 메모리소자의 제조방법은, 도 3a 및 도 3b에 도시된 바와같이, 먼저, 트렌치소자분리(STI: Shallow Trench Isolation)공정을 이용하여 반도체기판(11)내에 트렌치 소자분리막 (12)과 웰(미도시)을 형성한다.In the method of manufacturing a flash memory device according to the preferred embodiment of the present invention, as shown in FIGS. 3A and 3B, first, a trench is formed in the semiconductor substrate 11 using a shallow trench isolation (STI) process. A device isolation film 12 and a well (not shown) are formed.
그다음, 상기 소자분리막(12)과 웰(미도시)이 형성된 반도체기판 (11)상에 터널 산화막(13)을 형성한다. 이때, 상기 터널산화막(13)을 증착하기 전에, DHF(50:1) + SC-1(NH4OH/H2O2/H2O) 또는 BOE(100:1 또는 300 : 1) + SC-1(NH4OH/H2O2/H2O)을 이용하여 세정공정을 실시한다. 또한, 상기 터널산화막(13)은 반도체기판과의 계면의 결함밀도를 최소화하기 위해 습식산화방식으로 형성한다. 그리고, 상기 터널산화막(13)의 공정조건은 750 내지 850 ℃의 온도범위내에서 습식산화를 진행하거나, 900 내지 910 ℃의 온도범위에서 N2를 이용하여 20 내지 30분동안 아닐링을 실시한다.Next, a tunnel oxide film 13 is formed on the semiconductor substrate 11 on which the device isolation film 12 and the wells (not shown) are formed. At this time, before depositing the tunnel oxide film 13, DHF (50: 1) + SC-1 (NH 4 OH / H 2 O 2 / H 2 O) or BOE (100: 1 or 300: 1) + SC The cleaning process is carried out using -1 (NH 4 OH / H 2 O 2 / H 2 O). In addition, the tunnel oxide film 13 is formed by a wet oxidation method in order to minimize the defect density of the interface with the semiconductor substrate. In addition, the process conditions of the tunnel oxide film 13 is wet oxidation in the temperature range of 750 to 850 ℃, or annealing for 20 to 30 minutes using N 2 in the temperature range of 900 to 910 ℃. .
이어서, 후속 CMP(Chemical Mechanical Polishing) 공정에 따른 손실을 감안하여 상기 터널산화막(13)상에 제1 폴리실리콘층(미도시)을 소자 동작특성에 맞는 적정 두께만큼 증착한다. 이때, 상기 제1폴리실리콘층(15)은 LP-CVD방식으로 SiH4과 PH3가스를 이용하여 560 내지 620 ℃사이의 온도범위와 0.1 내지 3 torr의 낮은압력하에서 도프트 폴리실리콘을 증착하여 작은 그레인사이즈를 갖도록 한다. 또한, 상기 제1폴리실리콘층(15)의 두께는 700 내지 1500 Å 정도로 하고, P 농도는 1.5E20 내지 3E20 원자/cc로 한다.Subsequently, a first polysilicon layer (not shown) is deposited on the tunnel oxide film 13 by an appropriate thickness in consideration of the loss caused by the subsequent CMP (Chemical Mechanical Polishing) process. At this time, the first polysilicon layer 15 is deposited by doping polysilicon under a temperature range between 560 to 620 ° C. and a low pressure of 0.1 to 3 torr using SiH 4 and PH 3 gas by LP-CVD. Try to have a small grain size. In addition, the thickness of the first polysilicon layer 15 is about 700 to 1500 Pa, and the P concentration is 1.5E20 to 3E20 atoms / cc.
그다음, 도 3b에 도시된 바와같이, 상기 제1폴리실리콘층(15)상에 제1감광막(미도시)을 도포하고, 상기 제1감광막(미도시)을 포토리소그래피공정기술을 이용한 노광 및 현상공정을 통해 선택적으로 패터닝하여 제1감광막패턴(미도시)을 형성한다.3B, a first photoresist film (not shown) is applied onto the first polysilicon layer 15, and the first photoresist film (not shown) is exposed and developed using a photolithography process technique. The pattern is selectively patterned through a process to form a first photoresist pattern (not shown).
이어서, 상기 제1감광막패턴(미도시)을 마스크로 상기 제1폴리실리콘층(15)을 선택적으로 패터닝하여 상기 소자분리막(12)과 평행한 방향의 제1폴리실리콘층라인(15)을 형성한다. 이때, 상기 제1폴리실리콘층라인(15)은 플로팅게이트로 사용한다.Subsequently, the first polysilicon layer 15 is selectively patterned using the first photoresist layer pattern (not shown) as a mask to form a first polysilicon layer line 15 in a direction parallel to the device isolation layer 12. do. In this case, the first polysilicon layer line 15 is used as a floating gate.
그다음, 도 4a 및 도 4b에 도시된 바와같이, 상기 제1감광막패턴(미도시)을 제거하고, 상기 제1폴리실리콘층라인 (15)을 포함한 전체 구조의 상면에 ONO막(SiO2/Si3N4/SiO2)(17)을 증착한다. 이때, 상기 ONO막(17)을 증착하기 전에 HF(HF:H2O = 50:1 또는 100:1 희석용액) + SC-1 (NH4OH/H2O2/H2O)을 이용하여 세정공정을 진행하여 자연산화막의 생성과 입자를 제거한다.Next, as shown in FIGS. 4A and 4B, the first photoresist layer pattern (not shown) is removed, and an ONO film (SiO 2 / Si) is formed on the top surface of the entire structure including the first polysilicon layer line 15. 3 N 4 / SiO 2 ) 17 is deposited. At this time, before depositing the ONO film 17, using HF (HF: H 2 O = 50: 1 or 100: 1 dilution solution) + SC-1 (NH 4 OH / H 2 O 2 / H 2 O) The cleaning process is performed to remove the natural oxide film and remove particles.
또한, 상기 ONO막의 산화막(ONO-1/3; 제1Oxide-제2Oxide)은 부분적인 우수한 내압과 TDDB(Time dependent Dielectric Breakdown)특성이 우수한 DCS(SiH2Cl2)와 N2O 가스를 소오스로 하는 증착하는 HTO막(Hot Temperature Oxide)를 포함한다.In addition, the oxide layer (ONO-1 / 3; first oxide-second oxide) of the ONO layer may include DCS (SiH 2 Cl 2 ) and N 2 O gas having excellent partial pressure resistance and TDDB (Time dependent Dielectric Breakdown) characteristics. It includes a HTO film (Hot Temperature Oxide) to be deposited.
그리고, 상기 ONO막의 산화막(ONO-1; 제1Oxide)을 DCS (SiH2Cl2)를 기초한 HTO막을 증착함에 있어서 600 내지 700 ℃사이의 온도분위기에서 로딩하여 0.1 내지 3 torr의 낮은 압력하에서 810 내지 850 ℃의 온도분위기에서 LP-CVD방법으로 증착한다.In addition, in the deposition of HTO film based on DCS (SiH 2 Cl 2 ), the oxide film (ONO-1; first oxide) of the ONO film is loaded at a temperature atmosphere between 600 and 700 ° C., at a low pressure of 0.1 to 3 torr. It is deposited by LP-CVD in a temperature atmosphere of 850 ℃.
한편, 상기 ONO막(ONO-2; Nitride)의 질화막을 증착함에 있어서 반응기체로는 NH3+ DCS (SiH2Cl2) 가스를 이용하여 1 내지 3 torr의 낮은 압력하에서 650 내지 850 ℃의 온도분위기에서 LP-CVD방법으로 증착한다.Meanwhile, in depositing the nitride film of the ONO film (ONO-2; Nitride), a temperature of 650 to 850 ° C. is used under a low pressure of 1 to 3 torr using NH 3 + DCS (SiH 2 Cl 2 ) gas. Deposited by LP-CVD method.
또한, 상기 ONO막을 형성한후 ONO막의 질을 향상시키고 각 층의 계면을 강화하기 위하여 습식산화방식으로 750 내지 800 ℃사이의 온도범위내에서 스팀아닐링(steam anneal)을 진행한다.In addition, after forming the ONO film, steam annealing is performed in a wet oxidation method within a temperature range of 750 to 800 ° C. in order to improve the quality of the ONO film and to strengthen the interface of each layer.
그리고, 상기 ONO막의 형성단계에서, ONO-1(제1산화막)은 35 내지 60 Å의 두께로, ONO-2(질화막)은 50 내지 65 Å의 두께로, ONO-3(제2산화막)은 35 내지 60 Å 의 두께로 형성한다.In the step of forming the ONO film, ONO-1 (first oxide film) has a thickness of 35 to 60 GPa, ONO-2 (nitride film) has a thickness of 50 to 65 GPa, and ONO-3 (second oxide film) is It is formed to a thickness of 35 to 60 mm 3.
한편, 상기 ONO막의 스팀아닐링은 150 내지 300 Å 정도의 두께로 산화되는 조건으로 진행한다.On the other hand, the steam annealing of the ONO film proceeds to a condition that is oxidized to a thickness of 150 to 300 kPa.
그후, 상기 ONO막(17)상에 콘트롤게이트를 형성하기 위한 제2폴리실리콘층(19)과 텅스텐실리사이드막(21)을 증착한다. 이때, 상기 제2폴리실리콘층(19)은 플로팅게이트사이의 공간을 모두 메울 수 있는 정도의 두께로 증착한다.Thereafter, a second polysilicon layer 19 and a tungsten silicide layer 21 for forming a control gate are deposited on the ONO layer 17. In this case, the second polysilicon layer 19 is deposited to a thickness sufficient to fill all the spaces between the floating gates.
또한, 상기 제2폴리실리콘층(19)은 도프트 비정질실리콘층과 언도프트 비정질실리콘층로 이루어진 이중 구조로 LP-CVD방식에 의해 증착한다. 이때, 상기 도프트 비정질실리콘층과 언도프트 비정질실리콘층로 이루어진 이중 구조로 증착하는 이유는, 상기 제2폴리실리콘층 형성전에 상층의 텅스텐실리사이드막 증착시에 ONO막에 치환고용되어 산화막 두께증가를 유발할 수 있는 플루오르의 확산을 방지하기 위함이다.In addition, the second polysilicon layer 19 is deposited by LP-CVD in a dual structure consisting of a undoped amorphous silicon layer and an undoped amorphous silicon layer. At this time, the reason for depositing in a double structure consisting of the undoped amorphous silicon layer and the undoped amorphous silicon layer is the substitution of an ONO film during deposition of the upper tungsten silicide film prior to the formation of the second polysilicon layer to increase the oxide film thickness This is to prevent possible diffusion of fluorine.
또한, 상기 제2폴리실리콘층을 구성하는 비정질실리콘층은 510 내지 550 ℃의 온도범위내에서 0.1 내지 3 torr 이하의 낮은 온도압력조건에서 증착한다.In addition, the amorphous silicon layer constituting the second polysilicon layer is deposited under a low temperature pressure condition of 0.1 to 3 torr or less within a temperature range of 510 to 550 ° C.
그리고, 상기 제2폴리실리콘층을 구성하는 도프트비정질실리콘층과 언도프트 비정질실리콘층의 두께는 1:2 내지 6:1의 비율로 증착하고, 제1폴리실리콘층의 공간이 충분히 매립되도록 전체두께의 500 내지 1000 Å 정도로 증착한다.The thickness of the doped amorphous silicon layer and the undoped amorphous silicon layer constituting the second polysilicon layer is deposited at a ratio of 1: 2 to 6: 1, and the entire space is filled so that the space of the first polysilicon layer is sufficiently filled. Deposit to 500-1000 mm 3 of thickness.
더우기, 상기 제2폴리실리콘층에 있어서, 도프트 비정질실리콘층은 SiH4또는 Si2H6을 포함하는 Si 소오스 가스와 PH3가스를 이용하여 형성하고, 이후 PH3가스밸브를 잠그고 연속적으로 언도프트 비정질실리콘층을 형성하는 LP-CVD방식으로 SiH4과 PH3가스를 이용하여 560 내지 620 ℃사이의 온도범위와 0.1 내지 3 torr의 낮은 압력하에서 형성한다.Furthermore, in the second polysilicon layer, the doped amorphous silicon layer is formed using Si source gas containing SiH 4 or Si 2 H 6 and PH 3 gas, and then the PH 3 gas valve is closed and continuously LP-CVD is used to form an amorphous silicon layer, which is formed using SiH 4 and PH 3 gas under a temperature range of 560 to 620 ° C. and a low pressure of 0.1 to 3 torr.
한편, 상기 텅스텐실리사이드막(21)은 플루오르 함량과 낮은 아닐링 스트레스, 좋은 접착 강도를 갖는 MS(SiH4) 또는 DCS(SiH2Cl2)와 WF6반응을 이용하여 300 내지 500 ℃사이의 온도에서 적절한 스텝커버리지를 구현하도록 Rs를 최소화시킬수 있는 화학양론적비(WSix에서의 X값)가 2.0 내지 2.8 정도로 성장시킨다.On the other hand, the tungsten silicide film 21 is a temperature between 300 and 500 ℃ using a WF 6 reaction with MS (SiH 4 ) or DCS (SiH 2 Cl 2 ) having a fluorine content, low annealing stress, and good adhesion strength. The stoichiometric ratio (X value in WSi x ), which can minimize Rs to achieve proper step coverage, is grown to 2.0 to 2.8.
이어서, 상기 텅스텐실리사이드막(21)상에 게이트마스크를 위한 반사방지막 및 식각장벽역할을 위한 ARC막(23)을 증착한다.Subsequently, an anti-reflection film for a gate mask and an ARC film 23 for an etching barrier are deposited on the tungsten silicide layer 21.
그다음, 상기 ARC막(23)상에 제2감광막(미도시)을 도포하고, 상기 제2감광막(미도시)을 포토리소그래피공정기술을 이용한 노광 및 현상공정을 통해 선택적으로 패터닝하여 제2감광막패턴(미도시)을 형성한다.Next, a second photoresist film (not shown) is coated on the ARC film 23, and the second photoresist film (not shown) is selectively patterned through an exposure and development process using photolithography process technology to form a second photoresist pattern. (Not shown) is formed.
이어서, 도 5a 및 도 5b 에 도시된 바와같이, 제2감광막패턴(미도시)을 마스크로 상기 ARC막(23)과 텅스텐실리사이드막(21) 및 제2폴리실리콘층 (19) 그리고 ONO막(17)을 순차적으로 패터닝하여 ARC막패턴(23a)과 텅스텐실리사이드막패턴(21a) 및 제2폴리실리콘층패턴 (19a) 그리고 ONO막패턴(17a)을 각각 형성한다.5A and 5B, the ARC film 23, the tungsten silicide film 21, the second polysilicon layer 19, and the ONO film (using the second photoresist film pattern (not shown) as a mask) are used. 17) is sequentially patterned to form the ARC film pattern 23a, the tungsten silicide film pattern 21a, the second polysilicon layer pattern 19a, and the ONO film pattern 17a, respectively.
그다음, 도 6a 및 6b에 도시된 바와같이, 제2감광막패턴(미도시)을 제거하고, 상기 ARC막패턴(23a)과 텅스텐실리사이드막패턴(21a) 및 제2폴리실리콘층패턴 (19a) 그리고 ONO막패턴(17a)을 포함한 전체 구조의 상면에 실링질화막(25)을 LP-CVD방법에 의해 적정 두께만큼 증착한다. 이때, 상기 실링질화막(25)의 재질로는 Si3N4또는 SiOxNy를 사용한다.6A and 6B, the second photoresist layer pattern (not shown) is removed, and the ARC layer pattern 23a, the tungsten silicide layer pattern 21a, and the second polysilicon layer pattern 19a are removed. The sealing nitride film 25 is deposited on the upper surface of the entire structure including the ONO film pattern 17a by an appropriate thickness by the LP-CVD method. In this case, Si 3 N 4 or SiO x N y is used as the material of the sealing nitride film 25.
이어서, 도 7a 및 도 7b에 도시된 바와같이, 상기 실링질화막(25)을 식각장벽으로한 자기정렬식각공정을 통해 상기 ARC막(23a)과 제1폴리실리콘층라인(15) 및 터널산화막(13)이 선택적으로 패터닝하여 제1폴리실리콘층라인패턴(15a) 및 터널산화막패턴(17a)을 형성한다. 이렇게 하여 수직적인 구조를 가지는 스택 게이트셀 프로파일이 얻어진다. 이때, 자기정렬식각 공정시에 상기 ARC막(23a)상면에 있는 실링질화막(25) 부분도 함께 제거된다.Subsequently, as shown in FIGS. 7A and 7B, the ARC film 23a, the first polysilicon layer line 15, and the tunnel oxide film may be formed through a self-aligned etching process using the sealing nitride film 25 as an etch barrier. 13) is selectively patterned to form the first polysilicon layer line pattern 15a and the tunnel oxide film pattern 17a. In this way, a stack gate cell profile having a vertical structure is obtained. At this time, the portion of the sealing nitride film 25 on the upper surface of the ARC film 23a is also removed during the self-aligned etching process.
또한, 자기정렬 식각시에 충분한 식각장벽이 주어지므로 텅스텐실리사이드막의 상부가 노출되지 않고 ARC막의 일부 손실만 된 상태로 셀이 형성되므로써 후속 고온 산화공정을 진행하더라도 안정한 구조를 유지할 수 있게 된다. 그리고, 상기 실링질화막(25)은 식각장벽으로의 역할과 습식장벽의 역할을 수행하기 위하여 약 100 내지 200 Å 정도의 두께로 증착하는 것이 바람직하다.In addition, since a sufficient etching barrier is provided during the self-aligned etching, the cell is formed without the upper portion of the tungsten silicide film and only a partial loss of the ARC film, thereby maintaining a stable structure even when the subsequent high temperature oxidation process is performed. In addition, the sealing nitride film 25 is preferably deposited to a thickness of about 100 to 200 kPa in order to serve as an etch barrier and a wet barrier.
한편, 본 발명에 따른 다른 실시예로서, 플레쉬 메모리소자의 고집적화에 따른 워드라인 물질의 변화로 인해 텅스텐실리사이드와 폴리실리콘이 혼합된 형태가 아닌 텅스텐과 폴리실리콘의 형태 또는 텅스텐/텅스텐나이트라이드와 폴리실리콘의 혼합된 형태의 재료를 콘트롤 게이트로 사용할 수도 있다. 그러나, 이러한 재료를 이용한 고집적 플레쉬 소자 제조에도 텅스텐의 이상산화현상이 발생할 소지가 있으므로 본 발명과 같은 실링질화막을 추가하여 O2에의 노출을 막으므로써 비정상적으로 생기는 텅스텐-산소 계열의 산화물 생성을 억제할 수도 있다.Meanwhile, according to another embodiment of the present invention, tungsten silicide and polysilicon are not mixed in the form of tungsten silicide and polysilicon or tungsten / tungsten nitride and poly due to the change of the word line material due to the high integration of the flash memory device. Mixed materials of silicon can also be used as control gates. However, even in the manufacture of highly integrated flash devices using such a material, there is a possibility that abnormal oxidation of tungsten may occur, thereby preventing the tungsten-oxygen-based oxide generation that occurs abnormally by preventing the exposure to O 2 by adding a sealing nitride film like the present invention. It may be.
상기에서 설명한 바와같이, 본 발명에 따른 플레쉬 메모리소자의 제조방법에 있어서는 다음과 같은 효과가 있다.As described above, the manufacturing method of the flash memory device according to the present invention has the following effects.
본 발명에 따른 플레쉬메모리소자의 제조방법에 있어서는, 텅스텐게이트가후속 고온 산화공정시에 비정상적으로 생기는 W-Si-O 계열의 산화물 생성을 억제하여 셀패일(cell fail)을 억제하거나, 소오스 및 드레인 이온 주입시에 비정상적인 공정이 발생하지 않게 된다.In the method of manufacturing a flash memory device according to the present invention, the tungsten gate suppresses the generation of W-Si-O-based oxides that occur abnormally during the subsequent high temperature oxidation process, thereby suppressing cell fail, source or drain. No abnormal process occurs during ion implantation.
또한, ONO막을 보호해 주므로써 ONO막내의 산화막의 두께증가를 억제하여 플로팅게이트와 콘트롤 게이트사이의 캐패시턴스를 증가시키므로써 플레쉬 메모리소자의 가장 중요한 특성중의 하나인 커플링 비율(coupling ratio)을 증가시킬 수 있다.In addition, by protecting the ONO film, the thickness of the oxide film in the ONO film is suppressed to increase the capacitance between the floating gate and the control gate, thereby increasing the coupling ratio, which is one of the most important characteristics of the flash memory device. You can.
그리고, 실링질화막을 식각장벽으로 이용하여 자기정렬 식각공정을 진행하므로써 종래의 경사진 구조의 게이트 프로파일을 수직한 스택 게이트 형태로 변환시킬 수 있으므로 후속 이온주입공정시에 플로팅게이트가 입는 데미지를 최소화시킬 수 있다.In addition, since the self-aligned etching process is performed using the sealing nitride film as an etching barrier, the gate profile of the conventional inclined structure can be converted into a vertical stack gate shape, thereby minimizing the damage of the floating gate during the subsequent ion implantation process. Can be.
더우기, 제2폴리실리콘층을 도프트 비정질 실리콘층과 언도프트 비정질실리콘층의 이중 구조로 형성하므로써 텅스텐실리사이드막의 F의 확산에 의한 ONO막의 산화막의 두께 증가를 억제할 수 있다.Furthermore, by forming the second polysilicon layer in a double structure of a dope amorphous silicon layer and an undoped amorphous silicon layer, an increase in the thickness of the oxide film of the ONO film due to diffusion of F in the tungsten silicide film can be suppressed.
또한, 고집적 플레쉬 메모리소자의 셀 구현에 필수적이며 복잡한 공정 및 장비의 추가없이도 기존의 장비와 공정을 이용하여 응용 및 적용이 가능하여 공정마진 확보가 용이하다.In addition, it is essential to the cell implementation of the highly integrated flash memory device, and it is easy to secure process margins by applying and applying the existing equipment and processes without adding complicated processes and equipment.
그러므로, 셀 프로파일의 개선뿐만 아니라 프로그램 및 이레이즈 특성과 같은 소자 특성의 개선 및 신뢰성을 향상시킬 수 있다.Therefore, it is possible to improve not only the cell profile but also the improvement and reliability of device characteristics such as program and erase characteristics.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.On the other hand, the present invention is not limited to the above-described specific preferred embodiments, and various changes can be made by those skilled in the art without departing from the gist of the invention claimed in the claims. will be.
Claims (26)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0033858A KR100415084B1 (en) | 2001-06-15 | 2001-06-15 | Method for fabricating flash memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0033858A KR100415084B1 (en) | 2001-06-15 | 2001-06-15 | Method for fabricating flash memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020095691A KR20020095691A (en) | 2002-12-28 |
| KR100415084B1 true KR100415084B1 (en) | 2004-01-13 |
Family
ID=27709407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0033858A KR100415084B1 (en) | 2001-06-15 | 2001-06-15 | Method for fabricating flash memory device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100415084B1 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100395755B1 (en) * | 2001-06-28 | 2003-08-21 | 삼성전자주식회사 | Non-volatile memory device and method of fabricating the same |
| KR100799031B1 (en) * | 2006-06-30 | 2008-01-28 | 주식회사 하이닉스반도체 | Method of manufacturing flash memory device |
| KR100800902B1 (en) * | 2006-12-21 | 2008-02-04 | 동부일렉트로닉스 주식회사 | Method for manufacturing flash memory device |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0350772A (en) * | 1989-07-18 | 1991-03-05 | Sony Corp | Manufacture of nonvolatile memory device |
| JPH07297301A (en) * | 1994-04-26 | 1995-11-10 | Nippon Precision Circuits Kk | Manufacture of semiconductor device |
| KR970077688A (en) * | 1996-05-28 | 1997-12-12 | 김광호 | Gate forming method of nonvolatile memory device |
| KR19980015971A (en) * | 1996-08-24 | 1998-05-25 | 김광호 | Flash nonvolatile semiconductor memory device and manufacturing method thereof |
| JP2000058682A (en) * | 1998-08-05 | 2000-02-25 | Texas Instr Inc <Ti> | Improvement of anisotropical chemical etching method of silicon oxide in manufacturing mos transistor flash eprom device |
-
2001
- 2001-06-15 KR KR10-2001-0033858A patent/KR100415084B1/en not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0350772A (en) * | 1989-07-18 | 1991-03-05 | Sony Corp | Manufacture of nonvolatile memory device |
| JPH07297301A (en) * | 1994-04-26 | 1995-11-10 | Nippon Precision Circuits Kk | Manufacture of semiconductor device |
| KR970077688A (en) * | 1996-05-28 | 1997-12-12 | 김광호 | Gate forming method of nonvolatile memory device |
| KR19980015971A (en) * | 1996-08-24 | 1998-05-25 | 김광호 | Flash nonvolatile semiconductor memory device and manufacturing method thereof |
| JP2000058682A (en) * | 1998-08-05 | 2000-02-25 | Texas Instr Inc <Ti> | Improvement of anisotropical chemical etching method of silicon oxide in manufacturing mos transistor flash eprom device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020095691A (en) | 2002-12-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100625142B1 (en) | Method of manufacturing a semiconductor device | |
| US6620681B1 (en) | Semiconductor device having desired gate profile and method of making the same | |
| US7256091B2 (en) | Method of manufacturing a semiconductor device with a self-aligned polysilicon electrode | |
| US6943075B2 (en) | Method for manufacturing flash memory device | |
| US6403494B1 (en) | Method of forming a floating gate self-aligned to STI on EEPROM | |
| US7052960B2 (en) | Method for manufacturing a flash memory device | |
| JP2004281662A (en) | Semiconductor memory device and its manufacturing method | |
| US7902059B2 (en) | Methods of forming void-free layers in openings of semiconductor substrates | |
| KR100539275B1 (en) | Method of manufacturing a semiconductor device | |
| JP2004179624A (en) | Method of manufacturing semiconductor device | |
| US20070132005A1 (en) | Electrically Erasable and Programmable Read Only Memories Including Variable Width Overlap Regions and Methods of Fabricating the Same | |
| KR100552588B1 (en) | Method of manufacturing a semiconductor device | |
| JP4015369B2 (en) | Semiconductor device having desirable gate profile and manufacturing method thereof | |
| US6620714B2 (en) | Method for reducing oxidation encroachment of stacked gate layer | |
| KR100624089B1 (en) | Method of forming a pattern, method of manufacturing a multi gate oxide layer and flash memory cell using the same | |
| US20020068398A1 (en) | Method of manufacturing flash memory cell | |
| KR100415084B1 (en) | Method for fabricating flash memory device | |
| US7049236B2 (en) | Method of manufacturing a semiconductor device | |
| US7132328B2 (en) | Method of manufacturing flash memory device | |
| KR20070118348A (en) | Method of manufacturing a non-volatile memory device | |
| KR20020095690A (en) | Method of manufacturing flash memory device | |
| KR100343137B1 (en) | Nonvolatile memory device and method for manufacturing the same | |
| KR100673224B1 (en) | Method of manufacturing a flash memory device | |
| KR100753401B1 (en) | Method of manufacturing flash memory device | |
| KR100749738B1 (en) | Method of fabricating a non-volatile memory device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20101125 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |