KR100753401B1 - Method of manufacturing flash memory device - Google Patents
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Abstract
본 발명은 콘트롤 게이트의 면저항 증가 및 단선 발생을 방지할 수 있는 플래쉬 메모리 소자의 제조방법을 개시하며, 개시된 본 발명의 플래쉬 메모리 소자의 제조방법은, 액티브 영역을 한정하는 소자분리막이 구비된 실리콘 기판을 제공하는 단계; 상기 실리콘 기판의 액티브 영역 및 이에 인접하는 소자분리막 부분 상에 박막의 터널 산화막과 플로팅 게이트용 제1폴리실리콘막을 형성하는 단계; 상기 제1폴리실리콘막을 포함한 실리콘 기판의 전면 상에 콘트롤 게이트용 제2폴리실리콘막을 형성하는 단계; 상기 제2폴리실리콘막 표면의 자연산화막이 제거되도록, 세정 공정을 수행하는 단계; 상기 자연산화막이 제거된 제2폴리실리콘막을 수소 어닐링하여 평탄화시키는 단계; 상기 평탄화된 제2폴리실리콘막 상에 텅스텐 실리사이드막과 반사방지막을 차례로 형성하는 단계; 및 상기 반사방지막과 텅스텐 실리사이드막 및 제2폴리실리콘막을 패터닝하여 콘트롤 게이트를 형성하는 단계를 포함한다. The present invention discloses a method of manufacturing a flash memory device capable of preventing increase in sheet resistance and disconnection of a control gate. The method of manufacturing a flash memory device of the present invention includes: forming a silicon substrate ; Forming a thin film tunnel oxide film and a first polysilicon film for a floating gate on an active region of the silicon substrate and a portion of the device isolation film adjacent thereto; Forming a second polysilicon film for a control gate on a front surface of the silicon substrate including the first polysilicon film; Performing a cleaning process such that a native oxide film on the surface of the second polysilicon film is removed; Hydrogen annealing and planarizing the second polysilicon film from which the natural oxide film has been removed; Sequentially forming a tungsten silicide film and an antireflection film on the planarized second polysilicon film; And patterning the antireflection film, the tungsten silicide film, and the second polysilicon film to form a control gate.
Description
도 1a 및 도 1b는 종래 기술에 따른 플래쉬 메모리 소자의 제조방법에서의 문제점을 설명하기 위한 단면도. 1A and 1B are cross-sectional views for explaining problems in a method of manufacturing a flash memory device according to the related art.
도 2는 텅스텐 실리사이드막에서 균열이 발생된 상태를 보여주는 TEM 사진.FIG. 2 is a TEM photograph showing a state where a crack is generated in a tungsten silicide film. FIG.
도 3a 내지 도 3c는 본 발명에 따른 플래쉬 메모리 소자의 제조방법을 설명하기 위한 공정별 단면도. FIGS. 3A to 3C are cross-sectional views for explaining a method of manufacturing a flash memory device according to the present invention.
도 4는 본 발명에 따라 형성된 플래쉬 메모리 소자의 TEM 사진. 4 is a TEM photograph of a flash memory device formed according to the present invention.
* 도면의 주요 부분에 대한 부호의 설명 * Description of the Related Art [0002]
11 : 실리콘 기판 12 : 소자분리막11: silicon substrate 12: element isolation film
13 : 터널 산화막 14 : 제1폴리실리콘막13: tunnel oxide film 14: first polysilicon film
15 : ONO막 16 : 도핑된 비정질 실리콘막15: ONO film 16: doped amorphous silicon film
17 : 비도핑된 비정질 실리콘막 20 : 제2폴리실리콘막17: undoped amorphous silicon film 20: second polysilicon film
20a : 평탄화된 제2폴리실리콘막 21 : 텅스텐 실리사이드막20a: planarized second polysilicon film 21: tungsten silicide film
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 보다 상세하게는, 콘트롤 게이트용 텅스텐 실리사이드막의 면저항 증가 및 단선 발생을 방지할 수 있는 플래쉬 메모리 소자의 제조방법에 관한 것이다. The present invention relates to a method of manufacturing a flash memory device, and more particularly, to a method of manufacturing a flash memory device capable of preventing increase in sheet resistance and disconnection of a tungsten silicide film for a control gate.
플래쉬 메모리 소자(Flash Memory Device)는 프로그래밍(programing) 및 지우기(erase) 특성을 구비한 이피롬(EPROM)과 전기적으로 프로그래밍 및 지우기 특성을 확보하는 이이피롬(EEPROM)의 장점을 살려 제조된 소자이다. A flash memory device is an EPROM device having programming and erasing characteristics and an EEPROM device having electrical programming and erasing characteristics. .
이러한 플래쉬 메모리 소자는 한 개의 트랜지스터로서 한 비트의 저장 상태를 실현하며, 전기적으로 프로그래밍과 지우기를 할 수 있다. 여기서, 상기 플래쉬 메모리 소자의 프로그래밍 및 지우기는 12V/5V 겸용 전원을 사용하며, 상기 프로그래밍의 경우에는 외부의 고전압에 의한 열전자(hot electron)를 이용하고, 그리고, 상기 지우기의 경우에는 F-N(Fowler-Nordheim) 터널링을 이용한다. Such a flash memory device realizes a storage state of one bit as one transistor, and can electrically program and erase it. Here, the programming and erasing of the flash memory device are performed by using a 12V / 5V power source. In the programming, a hot electron due to an external high voltage is used, and in the case of the erasing, Fowler- Nordheim tunneling.
이하, 종래 기술에 따른 플래쉬 메모리 소자의 제조방법을 개략적으로 설명하도록 한다. Hereinafter, a method of manufacturing a flash memory device according to the related art will be schematically described.
먼저, 실리콘 기판의 적소에 액티브 영역을 한정하는 소자분리막을 형성한 상태에서, 박막의 터널 산화막과 플로팅 게이트용 제1폴리실리콘막을 차례로 형성하고, 그런다음, 실리콘 기판의 액티브 영역 및 이에 인접된 소자분리막 부분 상에만 잔류되도록 상기 제1폴리실리콘막과 터널 산화막을 패터닝한다. 이어, 상기 결과물 상에 ONO막을 형성한다. First, a tunnel oxide film of a thin film and a first polysilicon film for a floating gate are sequentially formed in a state where an element isolation film for defining an active region is formed at a proper position of the silicon substrate, and then an active region of the silicon substrate and an element The first polysilicon film and the tunnel oxide film are patterned so as to remain only on the separator portion. Next, an ONO film is formed on the resultant.
다음으로, 상기 ONO막 상에 콘트롤 게이트용 제2폴리실리콘막을 형성하고, 이 제2폴리실리콘막 상에 텅스텐 실리사이드막을 증착한다. 그런다음, 상기 텅스텐 실리사이드막 상에 반사방지막을 증착한 후, 상기 반사방지막과 텅스텐 실리사이드막 및 제2폴리실리콘막을 패터닝하여 잔류된 제1폴리실리콘막과 직교하는 콘트롤 게이트를 형성한다. Next, a second polysilicon film for a control gate is formed on the ONO film, and a tungsten silicide film is deposited on the second polysilicon film. After the antireflection film is deposited on the tungsten silicide film, the antireflection film, the tungsten silicide film, and the second polysilicon film are patterned to form a control gate orthogonal to the first polysilicon film.
그 다음, 소오스/드레인 예정 영역에 잔류되어 있는 제1폴리실리콘막 부분의 제거를 통해 플로팅 게이트를 형성하고, 이어서, 노출된 기판 부분에 소정 도전형의 불순물을 이온주입하여 소오스/드레인 영역을 형성한다. Then, the floating gate is formed by removing the first polysilicon film portion remaining in the predetermined region of the source / drain, and then the impurity of the predetermined conductive type is ion-implanted into the exposed substrate portion to form the source / do.
이 후, 공지의 후속 공정을 수행함으로써, 플래쉬 메모리 소자를 완성한다. Thereafter, a known subsequent process is performed to complete the flash memory device.
그러나, 종래의 플래쉬 메모리 소자의 제조방법은 다음과 같은 문제점을 갖는다. 전술한 바와 같이, 콘트롤 게이트를 형성하기 위해 종래에는 패터닝된 터널 산화막 및 제1폴리실리콘막을 갖는 실리콘 기판의 전면 상에 제2폴리실리콘막을 증착한 상태에서, 그 상부에 텅스텐 실리사이드막 및 반사방지막을 차례로 증착하고, 그런다음, 상기 반사방지막과 텅스텐 실리사이드막 및 폴리실리콘막을 패터닝한다. 그런데, 상기 텅스텐 실리사이드막의 증착시에는 하층의 모폴로지(mophology), 즉, 제2폴리실리콘의 평탄도가 불량한 것으로 인해, 상기 텅스텐 실리사이드막의 증착 방향, 즉, 결정 성장 방향의 차이가 발생되며, 이때, 서로 다른 결정 성장 방향이 만나게 되는 부위가 결정학적으로 매우 취약해지게 되어 이 부위에서 균열(seam)이 발생되고, 결국, 이러한 균열로 인해 상기 텅스텐 실리사이드막의 면저항 증가 및 단선이 발생된다. 도 2는 텅스텐 실리사이드막에서 균열이 발생된 상태를 보여주는 TEM 사진이다. However, the conventional method of manufacturing a flash memory device has the following problems. As described above, in order to form the control gate, a second polysilicon film is conventionally deposited on the front surface of the silicon substrate having the patterned tunnel oxide film and the first polysilicon film, and a tungsten silicide film and an antireflection film And then the antireflection film, the tungsten silicide film, and the polysilicon film are patterned. When the tungsten silicide film is deposited, a difference in the deposition direction of the tungsten silicide film, that is, a crystal growth direction, is generated due to a poor morphology of the underlying layer, that is, a flatness of the second polysilicon. The region where the different crystal growth directions are encountered becomes very weak crystallographically so that a seam is generated at this region. As a result, the sheet resistance of the tungsten silicide film is increased due to such cracks and disconnection occurs. 2 is a TEM photograph showing a state where a crack is generated in a tungsten silicide film.
자세하게, 도 1a에 도시된 바와 같이, 제2폴리실리콘막(6)은 플로팅 게이트용 제1폴리실리콘막(4)으로 인해 그 표면 평탄도가 불량하다. 그런데, 도 1b에 도시된 바와 같이, 평탄도가 불량한 제2폴리실리콘막(6) 상에 상기 텅스텐 실리사이드막(7)이 증착될 경우, 도 1a의 A 부분 상에 증착되는 텅스텐 실리사이드막 부분에서 서로 다른 결정 성장 방향이 만나게 되며, 이로 인해, 이 부위에서 균열(seam)이 발생된다. In detail, as shown in Fig. 1A, the second polysilicon film 6 has a poor surface flatness due to the
특히, 상기 균열 부위는 불완전한 결합 상태를 갖기 때문에, 후속에서 수행되는 반사방지막 증착에서의 스트레스에 의해 그 균열은 더욱 확대되며, 이에 따라, 플래쉬 메모리 셀의 디파인(define) 후에 셀 보강을 위해 수행하는 건식 산화 공정 동안에 상기 균열 분위에서의 산화가 급속하게 진행되는 현상이 발생됨은 물론, 심한 경우, 텅스텐 실리사이드막의 단선이 유발된다. 아울러, 텅스텐 실리사이드막이 산화되면, 콘트롤 게이트의 면저항 증가가 유발되므로, 그 자신의 속도는 물론 소자의 동작 속도가 줄어들게 된다. Particularly, since the crack region has an incomplete bonding state, the crack is further enlarged by the stress in the subsequent anti-reflection film deposition, and thus, is performed for cell reinforcement after define of the flash memory cell Oxidation progresses rapidly in the crack zone during the dry oxidation process, and, in severe cases, disconnection of the tungsten silicide film occurs. In addition, oxidation of the tungsten silicide film causes an increase in the sheet resistance of the control gate, so that the speed of operation of the device as well as its own speed is reduced.
도 1a 및 도 1b에서, 도면부호 A는 서로 다른 결정 성장 방향이 만나는 부위를 나타내고, B는 균열 발생 영역을 나타내며, 1은 실리콘 기판, 2는 소자분리막, 3은 터널 산화막, 4는 제1폴리실리콘막, 그리고, 5는 ONO막을 각각 나타낸다. 1A and 1B, reference symbol A denotes a region where different crystal growth directions meet, B denotes a crack generation region, 1 denotes a silicon substrate, 2 denotes a device isolation film, 3 denotes a tunnel oxide film, 4 denotes a first poly A silicon film, and an ONO film, respectively.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 하층의 모폴로지에 의한 텅스텐 실리사이드막에서의 균열 발생 및 상기 균열에 의한 동작 속도 저하를 방지할 수 있는 플래쉬 메모리 소자의 제조방법을 제공함에 그 목적이 있다. SUMMARY OF THE INVENTION Accordingly, the present invention has been made to solve the above-mentioned problems, and it is an object of the present invention to provide a method of manufacturing a flash memory device capable of preventing generation of cracks in a tungsten silicide film by a lower layer morphology and lowering of an operating speed due to the cracks. It has its purpose.
상기와 같은 목적을 달성하기 위한 본 발명의 플래쉬 메모리 소자의 제조방법은, 액티브 영역을 한정하는 소자분리막이 구비된 실리콘 기판을 제공하는 단계; 상기 실리콘 기판의 액티브 영역 및 이에 인접하는 소자분리막 부분 상에 박막의 터널 산화막과 플로팅 게이트용 제1폴리실리콘막을 형성하는 단계; 상기 제1폴리실리콘막을 포함한 실리콘 기판의 전면 상에 콘트롤 게이트용 제2폴리실리콘막을 형성하는 단계; 상기 제2폴리실리콘막 표면의 자연산화막이 제거되도록, 세정 공정을 수행하는 단계; 상기 자연산화막이 제거된 제2폴리실리콘막을 수소 어닐링하여 평탄화시키는 단계; 상기 평탄화된 제2폴리실리콘막 상에 텅스텐 실리사이드막과 반사방지막을 차례로 형성하는 단계; 및 상기 반사방지막과 텅스텐 실리사이드막 및 제2폴리실리콘막을 패터닝하여 콘트롤 게이트를 형성하는 단계를 포함한다. According to another aspect of the present invention, there is provided a method of manufacturing a flash memory device, including: providing a silicon substrate having an isolation region defining an active region; Forming a thin film tunnel oxide film and a first polysilicon film for a floating gate on an active region of the silicon substrate and a portion of the device isolation film adjacent thereto; Forming a second polysilicon film for a control gate on a front surface of the silicon substrate including the first polysilicon film; Performing a cleaning process such that a native oxide film on the surface of the second polysilicon film is removed; Hydrogen annealing and planarizing the second polysilicon film from which the natural oxide film has been removed; Sequentially forming a tungsten silicide film and an antireflection film on the planarized second polysilicon film; And patterning the antireflection film, the tungsten silicide film, and the second polysilicon film to form a control gate.
여기서, 본 발명의 방법은 상기 제2폴리실리콘막을 510∼550℃의 온도 및 0.1∼3Torr의 압력 조건에서 도핑된 비정질 실리콘막과 비도핑된 실리콘막의 2중 구조로 형성하며, 전체 두께를 500∼1,000Å 정도가 되도록 하되, 도핑된 비정질 실리콘막 대 비도핑된 비정질 실리콘막의 두께 비를 1:2 ∼ 6:1 정도로 한다. 아울러, SiH4 또는 Si2H6와 같은 Si 소오스 가스와 PH3 가스를 이용하여 도핑된 비정질 실리콘막을 형성하고, 연이어, Si 소오스 가스만을 이용하여 비도핑된 비정질 실리콘막을 형성한다. Here, the second polysilicon film is formed in a double structure of a doped amorphous silicon film and a non-doped silicon film at a temperature of 510 to 550 ° C and a pressure of 0.1 to 3 Torr, The thickness ratio of the doped amorphous silicon film to the undoped amorphous silicon film is set to about 1: 2 to 6: 1. In addition, a doped amorphous silicon film is formed by using a Si source gas such as SiH 4 or Si 2 H 6 and a PH 3 gas, and subsequently, an undoped amorphous silicon film is formed using only the Si source gas.
또한, 본 발명의 방법은 상기 세정 공정을 HF와 SC-1의 혼합 용액, 또는, BOE와 SC-1의 혼합 용액으로 수행한다. Further, in the method of the present invention, the above-mentioned cleaning step is performed with a mixed solution of HF and SC-1, or a mixed solution of BOE and SC-1.
게다가, 본 발명의 방법은 수소 어닐링을 RTA(Rapid Thermal Annealing) 또는 FTP(Fast Thermal Process) 장비를 이용하여 600∼1,050℃ 및 50∼380Torr 조건에서 1∼10분 동안 수행하며, 수소의 플로우 속도를 100∼2,000sccm 정도로 한다. In addition, the method of the present invention is characterized in that the hydrogen annealing is performed for 1 to 10 minutes at 600 to 1,050 ° C and 50 to 380 Torr using Rapid Thermal Annealing (RTA) or Fast Thermal Process (FTP) equipment, 100 to 2,000 sccm.
본 발명에 따르면, 콘트롤 게이트용 제2폴리실리콘막의 표면 평탄화를 이룬 상태로 텅스텐 실리사이드막을 형성하기 때문에 하층 모폴로지에 기인하는 텅스텐 실리사이드막에서의 균열 발생을 방지할 수 있다. According to the present invention, since the tungsten silicide film is formed while the second polysilicon film for the control gate is subjected to surface planarization, the occurrence of cracks in the tungsten silicide film due to the lower layer morphology can be prevented.
(실시예)(Example)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다. FIGS. 3A to 3C are cross-sectional views for explaining a method of manufacturing a flash memory device according to an embodiment of the present invention.
도 3a를 참조하면, STI(Shallow Trench Isolation) 공정을 수행하여 실리콘 기판(11)의 적소에 액티브 영역을 한정하는 소자분리막(12)을 형성한다. 그런다음, 750∼800℃의 온도에서 습식 산화를 진행한 후, 900∼910℃의 온도에서 N2 어닐링을 20∼30분간 실시하여 상기 소자분리막(12)이 형성된 실리콘 기판(11) 상에 박막의 터널 산화막(13)을 형성한다. 이어서, 상기 박막의 터널 산화막(13) 상에 SiH4 또는 Si2H6와 PH3 가스를 이용한 LP-CVD 공정을 통해 도핑된 비정질 실리콘막으로된 플로팅 게이트용 제1폴리실리콘막(14)을 증착한다. 이때, 상기 제1폴리실리콘막(14)에 서의 인(P)의 도핑은 1×1020∼3×1020 원자/cc 정도의 고농도로 수행하며, 후속 열공정에 의한 인(P)의 확산 및 활성화를 통해 전도성을 부여하기에 충분한 도펀트를 공급해주며, 입자(grain) 크기를 1,000Å 이내로 최소화시킨다.3A, an STI (Shallow Trench Isolation) process is performed to form an
다음으로, 실리콘 기판(11)의 액티브 영역과 이에 인접하는 소자분리막 부분 상에만 잔류되도록, 상기 제1폴리실리콘막(14)과 터널 산화막(13)을 패터닝하고, 이어, 상기 제1폴리실리콘막(14)의 표면에 발생된 자연산화막 및 파티클을 제거하기 위해, 희석된 HF 용액(HF:H2O = 50:1 또는 100:1)과 SC-1 용액(NH4OH+H2O
2+H2O)을 이용한 세정을 수행한다. Next, the
그 다음, 세정이 완료된 상기 결과물 상에 ONO막(15)을 형성한다. 이때, 상기 ONO막(15)을 형성함에 있어서, 먼저, 1층 및 3층의 산화막은 부분적인 내압이 우수하고, TDDB(Time Dependent Dielectric Breakdown) 특성이 좋은 DCS(SiH2Cl2)와 N2O 가스를 소오스로 하는 HTO(High Temperature Oxide)로 증착하며, 아울러, 600∼700℃의 온도분위기에서 로딩하여 0.1∼3Torr 이하의 낮은 압력 및 810∼850℃의 온도에서 LP-CVD 방식으로 증착하고, 2층의 질화막은 반응 기체로서 NH3와 DCS 가스를 이용하여 1∼3Torr 이하의 낮은 압력하에서 650∼800℃의 온도분위기에 LP-CVD 방식으로 증착한다. 이때, 1층 및 3층의 산화막은 35∼60Å의 두께로, 2층의 질화막은 50∼65Å의 두께로 증착한다.Then, the ONO
또한, 상기 ONO막(15)의 형성 후에는 그 막 특성을 향상시키고, 각 층들간이 경계를 강화하기 위해, 750∼800℃의 온도 범위에서 습식 산화 방식의 스팀(steam) 어닐링을 수행한다. 이때, 상기 스팀 어닐링은 자연산화막 또는 불순물에 의한 오염이 발생되지 않도록, ONO막(15)의 증착 후에 시간 지연없이 수행하며, 아울러, 베어(bare) 실리콘 웨이퍼를 기준으로 150∼300Å 두께로 산화되는 조건으로 수행한다. After the formation of the
계속해서, 상기 ONO막(15) 상에 콘트롤 게이트용 제2폴리실리콘막(20)을 증착한다. 이때, 상기 제2폴리실리콘막(20)은 510∼550℃의 온도 및 0.1∼3Torr의 압력 조건에서 도핑된 비정질 실리콘막(16)과 비도핑된 실리콘막(17)의 2중 구조로 형성하며, 전체 두께를 500∼1,000Å 정도가 되도록 하되, 상기 도핑된 비정질 실리콘막(16) 대 비도핑된 비정질 실리콘막(17)의 두께 비를 1:2 ∼ 6:1 정도로 되도록 형성한다. 또한, 도핑된 비정질 실리콘막(16)과 비도핑된 비정질 실리콘막(17)의 2층 구조로 형성함에 있어서는 챔버 내에 SiH4 또는 Si2H6와 같은 Si 소오스 가스와 PH3 가스를 플로우시켜 상기 도핑된 비정질 실리콘막(16)을 형성하고, 연이어, 상기 PH3 가스의 플로우를 차단한 상태로 Si 소오스 가스만을 플로우시켜 상기 비도핑된 비정질 실리콘막(17)을 형성한다. Subsequently, the
여기서, 도핑된 비정질 실리콘막(16)과 비도핑된 비정질 실리콘막(17)의 2층 구조로 제2폴리실리콘막(20)은 하부의 플로팅 게이트용 제1폴리실리콘막(14)으로 인해 그 표면이 평탄하지 못하다. Here, the
도 3b를 참조하면, 제2폴리실리콘막(20) 표면에 발생된 자연산화막을 제거하 기 위해, 상기 결과물에 대해 세정 공정을 수행한다. 상기 세정 공정은 희석된 HF 용액(HF:H2O = 50:1 또는 100:1)과 SC-1 용액(NH4OH+H2O2+H
2O)의 혼합 용액을 이용하거나, 또는, BOE(Buffer Oxide Etchant, 100:1 또는 300:1) 용액과 SC-1 용액의 혼합 용액을 이용하여 수행한다. Referring to FIG. 3B, a cleaning process is performed on the resultant product to remove the natural oxide film generated on the surface of the
그런다음, 세정 공정이 완료된 결과물에 대해, 수소(hydrogen) 어닐링을 수행하여 평탄화된 제2폴리실리콘막(20a)을 얻는다. 상기 수소 어닐링은 RTA(Rapid Thermal Annealing) 또는 FTP(Fast Thermal Process) 장비를 이용해 600∼1,050℃ 및 50∼380Torr 조건에서 1∼10분 동안 수행하며, 수소(H2)의 플로우 속도는 100∼2,000sccm 정도로 한다. 여기서, 상기 평탄화된 제2폴리실리콘막(20a)은, 수소 어닐링 동안, Si 원자의 이동이 일어나는 것의 결과로 얻어지는 것이며, 상기 수소 어닐링을 수행하기 전, 제2폴리실리콘막의 표면을 비정질화시킴으로써 낮은 온도에서도 Si 원자의 이동이 가능하게 되도록 만듦이 바람직하다. Hydrogen annealing is then performed on the result of the cleaning process being completed to obtain a planarized
도 3c를 참조하면, 평탄화된 제2폴리실리콘막(20a) 상에 텅스텐 실리사이드막(21)을 증착한다. 이때, 상기 텅스텐 실리사이드막(21)은 플루오린(F)의 함량과 포스트 어닐링에 의한 낮은 스트레스, 및 양호한 접착 강도를 갖는 MS(SiH4) 또는 DCS와 WF6의 반응을 이용하여 300∼500℃의 온도에서 적절한 스텝 커버리지를 구현하면서 면저항(Rs)을 최소화시킬 수는 2.0∼2.8 정도의 화학양론비(WSiX에서 X의 값)를 갖도록 증착한다.
Referring to FIG. 3C, a
여기서, 상기 텅스텐 실리사이드막(21)의 증착시에는 그 하층의 평탄화, 즉, 제2폴리실리콘막(20A)의 평탄화가 이루어진 것으로 인해 균열(seam)은 발생되지 않는다. 따라서, 후속 공정의 진행시에 균열 발생에 의한 산화 또는 단선이 초래되지 않으며, 그래서, 그 신뢰성을 확보할 수 있게 된다. Here, at the time of depositing the
이후, 도시하지는 않았으나, 상기 텅스텐 실리사이드막(21) 상에 SiOxNy 또는 Si3N4막으로된 반사방지막을 증착한 후, 상기 반사방지막과 텅스텐 실리사이드막 및 제2폴리실리콘막을 패터닝하여 잔류된 제1폴리실리콘막과 직교하는 콘트롤 게이트를 형성하고, 이어, 공지의 후속 공정을 수행함으로써, 플래쉬 메모리 소자를 완성한다. Thereafter, although not shown, on the tungsten silicide film (21) SiOxNy or Si 3 N after 4 film deposited a reflection preventive film, the anti-reflection film and a tungsten silicide film and the second poly is patterned silicon film remaining first A control gate orthogonal to the polysilicon film is formed, and then a known subsequent process is performed to complete the flash memory device.
도 4는 본 발명에 따라 형성된 플래쉬 메모리 소자의 TEM 사진으로서, 보여지는 바와 같이, 콘트롤 게이트용 텅스텐 실리사이드막(21)은 하부의 제2폴리실리콘막(20a)의 표면 평탄화가 이루어진 것으로 인해, 그 증착시에 균열의 발생이 일어나지 않으며, 이에 따라, 반사방지막의 증착 및 후속의 산화 공정에 기인하여 균열 부위의 확대 및 단선의 발생은 초래되지 않는다. FIG. 4 is a TEM photograph of a flash memory device formed in accordance with the present invention. As shown in FIG. 4, the
결국, 본 발명의 플래쉬 메모리 소자는 콘트롤 게이트, 즉, 워드 라인의 동작 속도 확보로 인해 안정적인 동작 특성을 얻을 수 있다. As a result, the flash memory device of the present invention can obtain stable operation characteristics owing to securing the operation speed of the control gate, that is, the word line.
이상에서와 같이, 본 발명은 텅스텐 실리사이드막의 증착 전에 수소 어닐링을 통해서 제2폴리실리콘막을 평탄화시킴으로써, 상기 텅스텐 실리사이드막의 증착 시에 하층 모폴로지에 기인하는 균열의 발생을 방지할 수 있으며, 이에 따라, 완성된 플래쉬 메모리 소자에서 콘트롤 게이트, 즉, 워드 라인의 동작 속도 저하가 야기되지 않으며, 결국, 플래쉬 메모리 소자의 특성 확보가 가능하게 된다. As described above, according to the present invention, the second polysilicon film is planarized through the hydrogen annealing before the deposition of the tungsten silicide film, thereby preventing the generation of cracks due to the lower layer morphology at the time of depositing the tungsten silicide film. The operation speed of the control gate, that is, the word line, in the flash memory device is not lowered, and as a result, the characteristics of the flash memory device can be ensured.
또한, 본 발명은 단순한 세정 공정과 수소 어닐링 공정만으로 소자 특성을 개선시킬 수 있으며, 아울러, 제조 수율을 향상시킬 수 있다. In addition, the present invention can improve the device characteristics by a simple cleaning process and a hydrogen annealing process, and can also improve the production yield.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
In addition, the present invention can be variously modified without departing from the gist of the present invention.
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