KR19990002901A - 저저항 티타늄 실리사이드 층 형성 방법 및 그를 포함하는 반도체 디바이스 - Google Patents
저저항 티타늄 실리사이드 층 형성 방법 및 그를 포함하는 반도체 디바이스 Download PDFInfo
- Publication number
- KR19990002901A KR19990002901A KR1019970026632A KR19970026632A KR19990002901A KR 19990002901 A KR19990002901 A KR 19990002901A KR 1019970026632 A KR1019970026632 A KR 1019970026632A KR 19970026632 A KR19970026632 A KR 19970026632A KR 19990002901 A KR19990002901 A KR 19990002901A
- Authority
- KR
- South Korea
- Prior art keywords
- titanium
- silicon
- layer
- refractory metal
- titanium silicide
- Prior art date
Links
- 229910021341 titanium silicide Inorganic materials 0.000 title claims abstract description 99
- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 238000000034 method Methods 0.000 title claims description 77
- 239000003870 refractory metal Substances 0.000 claims abstract description 123
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 82
- 239000010703 silicon Substances 0.000 claims abstract description 82
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 81
- 229910001069 Ti alloy Inorganic materials 0.000 claims abstract description 60
- 239000010936 titanium Substances 0.000 claims abstract description 46
- 229910052719 titanium Inorganic materials 0.000 claims abstract description 40
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims abstract description 38
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 229910052715 tantalum Inorganic materials 0.000 claims abstract description 17
- 229910052758 niobium Inorganic materials 0.000 claims abstract description 16
- 238000010438 heat treatment Methods 0.000 claims abstract description 14
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 11
- 229910052720 vanadium Inorganic materials 0.000 claims abstract description 9
- 229910052804 chromium Inorganic materials 0.000 claims abstract description 6
- 238000000151 deposition Methods 0.000 claims description 15
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 12
- 229910045601 alloy Inorganic materials 0.000 claims description 10
- 239000000956 alloy Substances 0.000 claims description 10
- 239000002019 doping agent Substances 0.000 claims description 9
- 239000012212 insulator Substances 0.000 claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 8
- 238000012546 transfer Methods 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 6
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 6
- 238000005240 physical vapour deposition Methods 0.000 claims description 5
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 4
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 4
- 238000005229 chemical vapour deposition Methods 0.000 claims description 3
- 229910052750 molybdenum Inorganic materials 0.000 abstract description 11
- 239000012071 phase Substances 0.000 description 76
- 238000000137 annealing Methods 0.000 description 57
- 229910021332 silicide Inorganic materials 0.000 description 40
- 229910008484 TiSi Inorganic materials 0.000 description 33
- 229910052751 metal Inorganic materials 0.000 description 30
- 239000002184 metal Substances 0.000 description 30
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 29
- 230000015572 biosynthetic process Effects 0.000 description 27
- 238000001704 evaporation Methods 0.000 description 24
- 230000007704 transition Effects 0.000 description 19
- 238000005468 ion implantation Methods 0.000 description 17
- 238000011282 treatment Methods 0.000 description 16
- 230000008020 evaporation Effects 0.000 description 14
- 239000010955 niobium Substances 0.000 description 11
- 230000008901 benefit Effects 0.000 description 10
- 238000006243 chemical reaction Methods 0.000 description 8
- 210000003127 knee Anatomy 0.000 description 8
- 230000008021 deposition Effects 0.000 description 7
- 238000002513 implantation Methods 0.000 description 7
- 150000002500 ions Chemical class 0.000 description 7
- 238000005054 agglomeration Methods 0.000 description 6
- 230000002776 aggregation Effects 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 6
- 239000002245 particle Substances 0.000 description 6
- 238000012545 processing Methods 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- 239000000463 material Substances 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 239000000243 solution Substances 0.000 description 5
- 150000002739 metals Chemical class 0.000 description 4
- 229910052757 nitrogen Inorganic materials 0.000 description 4
- 229910000676 Si alloy Inorganic materials 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 239000008188 pellet Substances 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 2
- 229910004339 Ti-Si Inorganic materials 0.000 description 2
- 229910010978 Ti—Si Inorganic materials 0.000 description 2
- 239000002253 acid Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- 229910021471 metal-silicon alloy Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 description 2
- 229910017604 nitric acid Inorganic materials 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 230000006911 nucleation Effects 0.000 description 2
- 238000010899 nucleation Methods 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 230000000737 periodic effect Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000002243 precursor Substances 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- 241000047703 Nonion Species 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- WLXDNZNRANJXCS-UHFFFAOYSA-N [B].[F].[F].[F] Chemical compound [B].[F].[F].[F] WLXDNZNRANJXCS-UHFFFAOYSA-N 0.000 description 1
- UGACIEPFGXRWCH-UHFFFAOYSA-N [Si].[Ti] Chemical compound [Si].[Ti] UGACIEPFGXRWCH-UHFFFAOYSA-N 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 229910052745 lead Inorganic materials 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000001883 metal evaporation Methods 0.000 description 1
- 229910021645 metal ion Inorganic materials 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000000877 morphologic effect Effects 0.000 description 1
- 238000000879 optical micrograph Methods 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 150000003377 silicon compounds Chemical class 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 238000005477 sputtering target Methods 0.000 description 1
- 238000011272 standard treatment Methods 0.000 description 1
- 229910052717 sulfur Inorganic materials 0.000 description 1
- 229910052716 thallium Inorganic materials 0.000 description 1
- 230000003685 thermal hair damage Effects 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
본 발명에 따른 저저항 티타늄 실리사이드 및 그를 포함하는 반도체 장치는, 실리콘 기판 위에 겹쳐지는 층으로 디포지팅되는, 티타늄 및 1 내지 20 원자 퍼센트의 내화성 금속을 포함하는 티타늄 합금에 의해 형성될 수 있다. 그리고 나서, 기판은 실질적으로 C54 상 티타늄 실리사이드를 형성하기에 충분한 온도로 가열된다. 티타늄 합금은 또한 실리콘을 포함할 수도 있으며, 내화성 금속은 Mo, W, Ta, Nb, V 또는 Cr일 수도 있고, 더욱 바람직하기로는 Ta 또는 Nb이다. 저저항 티타늄 실리사이드를 형성하는데 사용되는 가열 단계는 900℃ 미만의 온도에서, 바람직하기로는 약 600℃ 내지 700℃에서 수행된다.
Description
본 발명은 집적 회로 장치에 관한 것으로, 보다 구체적으로, 내화성 금속을 사용하여 티타늄 실리사이드의 상 전이(phase transformation) 온도를 감소시킨 집적 회로 장치에서 실리콘층 위로 겹쳐서 티타늄 실리사이드 층을 형성하는 방법에 관한 것이다.
티타늄 실리사이드는, 저 저항성, 자기정렬 능력 및 비교적 양호한 열 안정도라고 하는 그의 결합된 특성으로 인해 자기정렬된 실리사이드 응용을 위한 VLSI 산업에 가장 광범위하게 사용되는 실리사이드가 되었다. TiSi2는 다른 실리사이드에 비해 확실한 장점을 갖지만, 동질이상(polymorphic) 재료라는 사실로 인해 사용시에 또 다른 문제점을 나타낸다. 구체적으로, 전형적인 사용시에 TiSi2는 단위 셀당 12개의 원자를 갖고 약 60-90 마이크로-오옴-센티미터의 저항을 갖는 사방정계 기부 중심 상(an orthorhombic base-centered phase)(본 산업계에서는 C49 상으로서 공지됨)으로서, 또는 단위 세포당 24개의 원자를 갖고 약 12-20 마이크로-오옴-센티미터의 저항을 갖는 보다 열역학적으로 우수한 사방정계 면 중심 상(an orthorhombic face-centered phase)으로서 존재한다. 티타늄 실리사이드를 형성하기 위해 널리 이용되고 있는 처리 단계를 사용할 경우, 보다 덜 바람직하고, 보다 높은 저항을 갖는 C49 상이 우선 형성된다. 저저항의 C54 상을 획득하기 위해서는 제 2의 고온 어닐링 단계가 요구된다. 이러한 제 2 단계는, 실리사이드 및 다른 집적 회로 소자, 특히, 보다 작은 선폭(line-widths)의 소자에 결정적 영향을 주기 때문에 불리하다. 예를 들어, 몇몇 장치에서는 이중 도핑된 폴리실리콘 게이트 구조물의 사용을 증가시키므로써 제 2 어닐링 단계에 의해 요구되는 바와 같은 부가의 열 사이클에 대한 장치의 감도를 증가시켰다. 또한, 실리콘 질화물의 벗겨짐 및 깨어짐도 이러한 제 2 어닐링 단계와 연관된다.
티타늄 실리사이드를 형성하기 위해 널리 이용되는 일련의 처리 단계는, (1) 사전 세척, (2) 티타늄 디포지팅, (3) 약 700℃ 미만의 온도로 실리사이드 형성, (4) 선택적 에칭 및 (5) 약 700℃보다 높은 온도에서 상 전이 어닐링을 포함한다. 상 전이 어닐링은 지배적인 C49 상을 C54 상으로 변환한다. 오버-스페이서 브릿징을 최소화하기 위해 초기의 형성 온도는 700℃ 이하로 유지된다. 제 2 전이 어닐링은 어떤 비반응된 티타늄이 선택적으로 제거된 후에 수행되며, 통상 형성 온도보다 높은 50-200℃의 온도에서 수행되어 판저항을 최상으로 제어하도록 C54 상으로의 완전한 전이를 보장한다. 그러나 장치의 선폭 및 실리사이드 막 두께가 계속해서 감소함에 따라 이후 보다 상세히 설명되는 바와 같이 제 2 어닐링 단계에 대한 필요를 없애는 것이 더욱 바람직하게 된다.
C49 상의 표면 에너지가 C54 상의 표면 에너지보다 낮기 때문에 C49 상을 먼저 형성하는 것이 일반적이다. 즉, C54 상의 표면 에너지가 높아질수록 그의 형성에 대해 더욱 높은 에너지 장벽을 형성한다. 앞서의 표준 처리시에 사용되는 제 2 전이 어닐링 단계는, 새로운 표면을 형성하는 것과 연관된 핵형성 장벽을 극복하고 새로이 형성된 C54 상의 격자 구조를 성장시키는데 필요한 부가의 열에너지를 제공한다. VLSI 응용에서 만약 상 전이가 금지되거나 균일하게 발생하지 못하면, 회로 성능의 저하가 관찰된다. 몇몇 더욱 높은 성능의 회로에서 불량 상 전이와 연관된 RC 릴레이는 통상 약 5-10 퍼센트이다.
C49를 C54로 상 전이시키는데 있어서의 중요한 문제점은 집괴화(agglomeration)로서 알려진 현상이다. 상 전이를 이루는데 사용된 열 에너지가 과도하면, 통상 집괴화라고 불리우는 티타늄 실리사이드의 형태학적 퇴화가 발생한다. 선폭과 실리사이드 막 두께가 감소함에 따라, C49를 C54로 상 전이시키는데 요구되는 열 에너지는 증가하고, 실리사이드 막이 집괴하기 시작하는 열 에너지 레벨은 감소한다. 따라서, 이러한 상 전이를 수행하기 위해 항-수축 처리 윈도우(an ever-shirinking process window)가 존재하며, 처리 제어 및 균일도를 더욱 성취하기 어렵게 한다.
따라서, 일반적으로 허용되는 종래의 처리에서처럼 제 2의 고온 어닐링 단계를 요구하지 않고 티타늄 실리사이드의 C54 상을 형성하는 개선된 방법이 필요하다. 제 2 어닐링 단계를 제거하거나 C49 상을 소망하는 C54 상 티타늄 실리사이드로 전이시키는데 필요한 온도를 감소시키면, 고온 처리 및 상 전이 어닐링동안 실리사이드 막의 집괴화로부터 초래되는 한계와 연관된 문제점들을 제거할 수 있다.
도 1 내지 3은 본 발명의 한 측면에 따른 티타늄 실리사이드의 C54 상 형성을 예시하는 단면도.
도 4는 본 발명에 따라 내화성 금속을 사용한 경우 및 사용하지 않은 경우에 대해 몇개의 처리에 대한 티타늄 실리사이드 층의 판저항 대 스퍼터링된 티타늄 두께의 그래프.
도 5 내지 8은 본 발명에 따른, 증발에 의해 또는 주입에 의해 형성된 내화성 금속을 사용한 경우 및 사용하지 않은 경우의 몇가지 처리 경우에 대해 형성되는 티타늄 실리사이드 층의 판저항을 도시하는 현장 스캐닝 저항 그래프.
도 9는 본 발명에 따라 Mo 이온 주입된 경우 및 이온 주입되지 않은 경우에 대해 측정된 티타늄 실리사이드 라인 저항의 막대그래프.
도 10 및 11은 본 발명의 한 측면에 따른 C54 상 티타늄 실리사이드의 형성을 예시하는 횡단측면도.
도 12는 순수 Ti, Ti(탄탈륨) 합금 및 Ti(니오븀) 합금으로부터 티타늄 실리사이드를 형성하는데 있어서의 정규 판저항 대 온도를 도시하는 그래프.
도 13은 900℃에서 어닐링된 티타늄 실리사이드 층의 저항 대 내화성 금속의 원자 퍼센트를 도시하는 그래프.
도 14는 700℃에서 어닐링된 티타늄 실리사이드 층의 저항 대 내화성 금속의 원자 퍼센트를 도시하는 그래프.
도 15는 C54 티타늄 실리사이드의 형성 온도 대 내화성 금속의 원자 퍼센트를 도시하는 그래프.
도 16은 본 발명의 저저항 티타늄 실리사이드를 구비한 반도체 장치의 일부를 도시한 횡단면도.
도면의 주요부분에 대한 부호의 설명
10 : 실리콘 기판12 : 상부 표면
14 : 내화성 금속16 : 티타늄 층
18,50 : 티타늄 실리사이드 층30 : 티타늄 합금 층
32 : C54 상 티타늄 실리사이드 층52 : 소스
54 : 드레인56 : 게이트 접촉부
59 : 게이트62 : 산화물 스페이서
반도체 웨이퍼상의 실리콘 층 위로 금속 실리사이드를 형성하는 방법에 의해 이러한 필요는 만족되고, 종래의 한계가 극복되며, 본 발명의 원리에 따른 다른 잇점이 실현된다. 본 방법은 반도체 장치의 실리콘 기판상에 티타늄 실리사이드 층을 형성하는 것을 포함하며, (1) 실리콘 기판 위에 1 내지 20 원자 퍼센트의 내화성 금속으로 이루어진 티타늄 합금 층을 디포지팅하는 단계, (2) 이 티타늄 합금으로부터 실질적으로 C54 상 티타늄 실리사이드를 형성하기에 충분한 온도로 티타늄 합금을 가열하는 단계를 포함한다. 이 때의 온도는 약 700℃ 미만일 수 있다.
상기 방법의 한 응용에서 티타늄 합금은 1 내지 15 원자 퍼센트의 내화성 금속으로 이루어질 수 있고, 내화성 금속은 Ta, Nb, Mo, W, V 및 Cr로 구성되는 그룹중 하나 이상으로 이루어질 수 있다. 티타늄 합금은 티타늄, 실리콘 및 내화성 금속, 예를 들면, TiSi2와 내화성 금속으로 이루어질 수도 있다. 반도체 기판은 단결정 실리콘, 다결정 실리콘, 비결정 실리콘, 실리콘 게르마늄 합금, N형 도판트를 함유하는 절연체상의 실리콘 및 P형 도판트를 함유하는 절연체상의 실리콘으로부터 선택될 수 있다. 티타늄 합금은 물리적 기상 증착 또는 화학적 기상 증착에 의해 실리콘 기판 위로 디포지팅될 수 있다.
본 발명의 다른 측면은 C54 상 티타늄 실리사이드 층을 갖는 반도체 장치를 포함하며, (1) 실리콘 층 및 (2) 상기 실리콘 층 위에 형성된 티타늄 실리사이드 층으로 이루어지되, 상기 티타늄 실리사이드 층은 실질적으로 C54 상 티타늄 실리사이드와 1 내지 20 원자 퍼센트의 내화성 금속을 포함한다. 본 발명에 따른 반도체 장치의 또 다른 측면은 단결정 실리콘, 다결정 실리콘, 비결정 실리콘, 실리콘 게르마늄 합금, N형 도판트를 함유하는 절연체상의 실리콘 및 P형 도판트를 함유하는 절연체상의 실리콘으로 이루어진 그룹으로부터 선택되는 실리콘 층을 포함한다. 본 발명의 반도체 장치는 1 내지 15 원자 퍼센트의 내화성 금속과 10 내지 200㎚ 두께로 이루어진 티타늄 실리사이드 층을 포함할 수 있다.
본 발명의 일실시예에 따르면, 내화성 금속은 실리콘 층의 표면 근방에 배치되고, 티타늄 금속층(이후 티타늄 실리사이드를 형성하는데 사용됨)은 이 내화성 금속 위에 디포지팅된 후, 웨이퍼는 티타늄 실리사이드를 형성하기에 충분한 온도로 가열된다.
두번째 실시예에서, 티타늄 금속 층은 또한, 예를 들면, 공지된 폴리사이드 처리에서처럼 실리콘을 구비할 수도 있다. 티타늄 금속 층이 실리콘을 구비하면, Ti-실리콘 합금(몇몇 경우 화학양론적일 수 있음)을 디포지팅한 후 웨이퍼를 소망하는 고체 상을 획득하기에 충분한 온도로 가열하므로써 최종 티타늄 실리사이드가 획득된다. Si 외에도, 전구체 금속층(precursory metal layer)은 주기율표에서 B, C, N, O, Al, P, S, Zn, Ga, As, Se, Cd, In, Sn, Sb, Te, Hg, Tl, Pb 및 Bi를 포함하는 ⅡB, ⅢA, ⅣA, ⅤA 및 ⅥA 그룹으로 부터의 다른 원소를 포함할 수도 있다.
내화성 금속은 금속 실리사이드를 형성할 수 있는 금속인 것이 바람직하며, 실리콘 층의 표면에서 내화성 금속의 농도는 약 1017원자/㎤보다 큰 것이 바람직하다. 내화성 금속은 Mo, W, Ta, Nb, V 또는 Cr일 수 있다. 실리콘 층은 단결정 또는 다결정일 수 있지만, 다결정인 것이 바람직하다. 실리사이드를 형성하는데 사용된 가열 단계는 약 700℃ 미만의 온도에서 수행되며, 보다 바람직하기로는 약 600-700℃에서 수행된다.
사용될 수 있는 내화성 금속을 배치하는 몇가지 방법이 있다. 일반적으로, 이들 배치 방법은 수 옹스트롱의 표면상에 또는 표면내, 예를 들면, 약 2Å내에 내화성 금속 원자를 배치한다. 내화성 금속을 배치하는 첫번째 방법은 약 1012내지 5X1014원자/㎤의 양을, 보다 바람직하기로는 약 1013내지 1014원자/㎤의 양을 이온주입하는 것이다. 바람직한 주입 에너지는 약 15 내지 90KeV이다. 다른 방법에 의하면, 내화성 금속이, 소위 금속 펠릿(a metal pellet)을 증발시키므로써 실리콘 층의 표면상에 배치된다. 또한, 내화성 금속은 스퍼터링에 의해 또는 실리콘 층의 표면을 내화성 금속 이온을 함유하는 용액에 노출시키므로써 배치될 수도 있다. 예를 들면, 이 용액은 HCl 또는 질산을 함유하는 묽은 산용액일 수 있다. 상기 배치 방법중 이온주입을 제외한 모든 방법하에서, 실리콘 표면상에 배치된 내화성 금속 층의 두께는 약 2.0㎚ 미만인 것이 바람직하며, 더욱 바람직하기로는 약 0.01 내지 1.5㎚이다.
선택사양적으로, 웨이퍼는 내화성 금속 배치 단계 후, 전구체 금속층 디포지팅 단계 이전에 어닐링된다. 바람직하기로는, 이 어닐링 단계는 적어도 약 900℃의 웨이퍼 온도에서 수행되며, 보다 바람직하기로는 약 900℃와 1000℃ 사이에서 수행된다. 한가지 방법에서, 이 어닐링은 적어도 약 5초 동안 금속 열 어닐링법(rapid thermal annealing;RTA)을 이용하여 수행된다. 이와 달리, 적어도 약 10분동안 용광로내에서 어닐링하는 방법이 사용될 수도 있다.
본 발명에 대한 다른 방법에서, 티타늄 실리사이드 층은 반도체 웨이퍼상의 실리콘 층 위에 형성된다. 이러한 방법에 따르면, 내화성 금속이 실리콘 층의 표면 근방에 배치되고, 티타늄 층이 이 내화성 금속 위에 디포지팅된 후, 웨이퍼가 충분한 온도로 가열되어 티타늄 층의 적어도 일부에 티타늄 실리사이드 층을 형성한다. 바람직하기로는 이러한 가열 단계 동안 형성된 티타늄 실리사이드 층은 실질적으로 TiSi2의 C54 상을 나타낸다. 바람직하기로는, 티타늄 층은 약 25-57.5㎚의 두께까지 디포지팅되며, TiSi2층은 약 700℃ 미만의 온도에서 형성되고, 보다 바람직하기로는 약 600-700℃에서 형성된다. 또한, 내화성 금속은 Mo, W, Ta, Nb, V 또는 W인 것이 바람직하며, 이온 주입 또는 금속 증발에 의해 배치되는 것이 바람직하다. 이온 주입은 약 1013내지 1014원자/㎤의 주입량으로 수행되는 것이 바람직하다. 바람직하기로는, 앞서 설명된 선택사양적 어닐링 단계가 수행된다.
본 발명에 따른 다른 실시예에서, 금속 실리사이드는, 실리콘 층 위에 소량의 내화성 금속을 함유하는 티타늄 층을 디포지팅하는 단계와, 웨이퍼를 티타늄 실리사이드를 형성하기에 충분한 온도로 가열하는 단계를 포함하는 방법에 의해 반도체 웨이퍼상의 실리콘 층 위에 겹치는 층으로 형성된다. C49로부터 C54로의 티타늄 실리사이드의 상 전이 온도는 상기 실리콘 층의 표면에 존재하는 상기 내화성 금속에 의해 낮아진다. 바람직하기로는, 티타늄과 내화성 금속은 동일한 디포지팅 처리동안에 디포지팅되며, 소스내 내화성 금속 층의 원자 퍼센트는 약 20 원자 퍼센트 미만이고, 바람직하기로는 1과 15 원자 퍼센트 사이이다.
본 발명에 따른 바람직한 방법에서, 티타늄 층은 소량의 내화성 금속을 또한 함유하는 티타늄 소스로부터 디포지팅된다. 그리고 나서, 웨이퍼는 실질적으로 티타늄 실리사이드의 C54 상을 형성하기에 충분한 온도로 가열된다. 바람직하기로는, 이 온도는 약 700℃ 미만이며, 내화성 금속의 원자 퍼센트는 약 20 원자 퍼센트 미만이다.
본 발명의 장점은 상 전이 어닐링 단계가 제거된다는 것이다. 예를 들면, 티타늄 실리사이드에 대하여, 소망하는 C54 상이 실질적으로 티타늄 실리사이드 형성 단계 동안에 직접 형성된다. C49로부터 C54로 TiSi2를 전이시키기 위한 어떤 제 2의 상 전이 어닐링도 요구되지 않는다. 또한, 티타늄 실리사이드 막이 보다 낮은 처리 온도에 노출되므로, 집괴화가 본질적으로 제거된다. 본 발명의 다른 장점으로서, 실리사이드 막의 최종적인 C54 상의 미세구조를 제어할 수 있는 능력이 개선되며, C54 상 입자의 소립자 사이즈가 제조되는 장치의 임계 칫수보다 작아질 수 있다.
일실시예에서, 내화성 금속이 실리콘 층의 표면 근방에 배치되며, 이 내화성 금속과 실리콘 표면 위에 티타늄 층이 디포지팅된다. 그리고나서 웨이퍼가 티타늄 실리사이드의 C54 상을 형성하기에 충분한 시간동안 약 600 내지 700℃의 온도로 가열된다.
보다 구체적으로, 도 1을 참조하면, 단결정 실리콘 웨이퍼(100) 또는 다결정 실리콘일 수 있는 실리콘 층(10)이 마련된다. 실리콘 층(10)은, 예를 들면, 다결정 N 또는 P형 라인이거나 다결정 N 또는 P형 영역일 수 있다. 내화성 금속은 부분적으로 금속이 배치되는 방법에 따라 실리콘 층(10)의 상부 표면(12)상에 또는 근방에 배치된다. 내화성 금속은 TiSi2의 C54 상을 형성하기 위한 표면 에너지 장벽을 낮추도록 작용하고, 따라서, 표면의 또는 그 근방의 내화성 금속의 존재는 C54 상의 형성을 촉진하게 된다. 상부 표면(12) 근방에 내화성 금속-실리콘 합금이 형성된다. 이것이 금속-실리콘 복합체인지 금속-실리콘 화합물인지의 여부는 확실히 밝혀지지 않았다. 전반적으로, 배치된 내화성 금속의 얼마간은 수 옹스트롱의 상부 표면(12)상에 또는 표면내에 존재해야 한다. 물론, 내화성 금속 원자의 정확한 배치는 배치 방법에 의존하게 된다. 그러나 이러한 응용을 목적으로 본 명세서에 설명된 각 배치 방법은 내화성 금속 원자를 실리콘 표면의 근방에 배치하는 것으로 간주된다.
이제 도 2를 참조하면, 실리콘 층(10)의 표면 근방에 내화성 금속(14)이 도시된다. 우선, 도 2는 단지 예시를 목적으로 할 뿐, 내화성 금속(14)이 반드시 전체 상부 표면(12)을 덮을 필요는 없음을 이해해야 한다. 두번째, 내화성 금속(14)의 분포는 또한 배치 방법에 따라 변화하게 됨을 주목해야 한다. 예를 들어, 내화성 금속(14)이 이온 주입에 의해 배치되면, 대부분의 금속은 상부 표면(12)의 아래에 위치된다. 다른 한편, 금속이 증발법에 의해 배치되면, 대부분의 금속은 상부 표면(12)의 아래가 아니라 위에 배치된다. 이온 주입법 및 증발법 모두의 경우에, 상부 표면(12) 근방에서 내화성 금속의 농도는 C54 상 표면 에너지 장벽을 낮추게 된다. 내화성 금속(14)이 배치된 후, 티타늄 층(16)이 소위 스퍼터링 또는 증발에 의해 내화성 금속(14) 위로 디포지팅된다. 예를 들어, 25 내지 57.5㎚의 두께가 사용되며, 당분야에 숙련된 자라면 그보다 크거나 작은 두께가 또한 사용될 수도 있음을 알 것이다. 상부 표면(12)은 그의 위치가 사용된 내화성 금속 배치 방법에 따라 변화하게 되므로 도 2에 정확히 도시되지 않았다.
스퍼터링 또는 증발법에 부가하여, 티타늄 층(16)은 또한 화학적 기상 증착법에 의해 내화성 금속(14) 위로 디포지팅될 수도 있다. 또한, 이들 방법중 하나에 의해 디포지팅될 때, 반드시 티타늄 층이 아니더라도 Ti 및 Si 합금을 함유하는 층이 디포지팅될 수도 있다. 이러한 합금은 화학양론의 TiSi2일 수도 있지만, 필수적인 것은 아니고, Ti-Si 합금이 그의 실리콘 화합물내에 다량 또는 소량일 수도 있다. Ti-Si 합금이 디포지팅될 때, 본 발명에 따른 방법은 실질적으로 본 명세서에 설명된 것과 유사하다. 어떤 요구되는 변형도 당분야에 숙련된 자에 의해 이해될 것이다. 또한, 본 명세서에서 사용된 바와 같이, 티타늄 층의 디포지팅은 대안적으로 티타늄-실리콘 합금 층의 디포지팅을 참조할 수도 있다.
도 3에서, TiSi2막(18)이 실리콘 층(10)을 TiSi2의 C54 상을 형성하기에 충분한 시간동안 약 600℃와 700℃ 사이의 온도로 가열하므로써 실리콘 층(10) 위에 형성되었다. 이 시간은 전반적으로 RTA에 대해 약 20초 내지 통상의 용광로내에서의 어닐링에 대해 약 20분이다. 본 발명의 방법에 따르면, TiSi2막의 형성이 실질적으로 C49 상을 통과하지 않고, 저하된 표면 에너지 장벽으로 인해 주로 C54 상으로 직접 진행한다.
선택사양적 어닐링 단계는, 특히, 낮은 온도, 즉, 약 650℃에서 실리사이드를 형성할 때 TiSi2의 C54 상의 형성을 더욱 촉진시키는데 유리함이 밝혀졌다. 이러한 선택사양적 어닐링은 내화성 금속(14)의 배치 후 및 Ti 층(16)의 디포지팅 전에 수행된다. 전반적으로, 이러한 어닐링은 적어도 약 900℃의 웨이퍼 온도에서, 보다 바람직하기로는 900-1000℃의 웨이퍼 온도에서, RTA를 사용할 경우 적어도 약 5초, 통상의 석영 용광로를 사용할 경우 약 10-30분의 시간동안 수행된다. 바람직한 어닐링은 N2환경에서 용광로를 사용하여 약 10분동안 약 900℃의 온도에서 수행하는 것이다. 이러한 선택사양적 어닐링은 또한, 확인되지는 않았지만, 실리콘 층의 표면에서 내화성 금속-실리콘 합금의 형성을 촉진할 수 있다.
전반적으로, 본 발명의 방법에 따른 내화성 금속은 금속 실리사이드를 형성할 수 있는 어떤 금속도 될 수 있다. 이러한 응용을 목적으로, 내화성 금속은 제한없이 다음의 바람직한 금속, 즉, Mo, V, W, Ta, Nb, 또는 Cr을 포함하는 것으로 정의되며, Ta 및 Nb는 가장 현저한 효과를 제공한다. 상기 금속들은 본 명세서에 개시된 배치 방법들중 어느것에도 이용가능하지만, Mo, Ta, 및/또는 Nb의 이온 주입 및 증발법이 바람직한 방법이다.
이제 상기한 실리사이드화 처리를 보다 상세히 설명하면, 내화성 금속을 배치하기 위해 몇가지 방법이 사용될 수 있다. 전반적으로, 이들 배치 방법은 수 옹스트롱의 상부 표면(12)상에 또는 표면내에 내화성 금속 원자를 배치시킨다. 실리콘 계면에 가장 근접한 내화성 금속 원자가 가장 활동적이지만, 다른 더 멀리 있는 원자도 본 명세서에서 사용된 바와 같은 근방이라는 의미로부터 배제되지 않는다. 예를 들어, 표면의 약 2 옹스트롱(즉, 약 0.2㎚)내에 위치하는 원자가 가장 활동적일 수 있다. 내화성 금속을 배치하는 첫번째 방법은 약 1012내지 5X1014원자/㎤의 양으로 이온주입하는 것이며, 심지어 더욱 바람직하기로는 약 1013내지 1014원자/㎤의 양으로 이온주입하는 것이다. 이들 경우에 대한 바람직한 이온 주입 에너지는 약 15 내지 90KeV이다.
내화성 금속을 주입하는 한 방법은 시중에서 이용가능한 이온 주입 시스템의 아크 챔버의 사용을 포함한다. 아크 챔버는 통상 내화성 금속(예를 들면, 몰리브덴, 니오븀, 탄탈륨 또는 텅스텐)으로 제조되거나 다른 경우 내화성 금속으로 안을 대어 제조되므로, 이들 금속을 이온주입하는 한가지 방법은 주입될 금속의 소스로서 아크 챔버를 사용하여 성취된다. 주입될 금속 종류는 아크 챔버 재료를 적절히 변화시키므로써 및 소망하는 종류의 공지된 동위원소에 기초하여 금속 종류의 소망하는 원자량 단위(atomic mass unit;AMU)를 선택하기 위해 자기 분석기를 조정하므로써 선택된다. 예를 들어, 적절한 설정치는 Mo에 대해 98AMU이고, W에 대해 184AMU이다. W는 또한 이온주입 툴의 이온 소스 필라멘트내의 통상의 필라멘트 재료이므로, 대안적으로 W는 단일 이온화된 W에 대해 분석기 자석을 184AMU로 조정하거나 이중 이온화된 W에 대해 92AMU로 조정하므로써 다르게 주입될 수 있다. 특정의 금속 종류에 대해 선택된 양 및 에너지는 이온 주입 시스템의 용량 및 주입을 수행하는데 걸리는 시간에 의해 제한된다.
특정의 Mo 주입 경우에 대해 설명하면, Mo 아크 챔버가 주입 시스템내에 설치된 후, 1보론 3불소 소스 가스(BF3)가 아크 챔버내로 도입된다. 이온화된 BF3는 적어도 약 45KeV의 주입 에너지에 의해 약 200㎃의 적절한 Mo 이온(98Mo+) 빔 전류를 제공하기 위해 아크 챔버로부터 몰리브덴을 휘발시키도록 작용한다. 아크 챔버는 때때로 다른 통상의 응용에 사용하는 동안 다른 재료로 코팅되므로, Mo 이온 빔 전류를 획득하기 위해서는 세척된 또는 새로운 소스 챔버를 사용하는 것이 바람직하다.
상기한 조건(즉, 45KeV의 에너지)하에 Mo 원자를 주입할 때, 약 1019원자/㎤의 최대 Mo 농도에 대응하는 Mo 원자의 가장 큰 농도는 실리콘 층내의 약 30㎚ 깊이에서 발생하는 것으로 판정되었다. 그러나 앞서 설명된 바와 같이, 가장 관심있는 Mo 원자의 농도는 표면에서이다. 상기한 선택사양적 어닐링 단계를 사용할 때, SIMS 데이터는 표면에서 Mo 원자의 농도가 약 5X1018원자/㎤임을 표시하였다. 실리콘 계면에서 내화성 금속의 표면 농도는 약 1017원자/㎤보다 큰 것이 바람직할 수 있다.
다른 방법에서, 내화성 금속은 소위 금속 펠릿을 증발시키므로써 실리콘 층의 표면상에 배치된다. 이것은 전자 빔(e-beam) 증발에 의해 또는 저항성 가열(예를 들면, 대전류에 의해 가열되는 도가니내에 펠릿을 위치시킴)에 의해 이루어질 수도 있다. 증발법을 사용할 때, 내화성 금속의 두께가 너무 크지 않게 하는 것이 중요하다. 예를 들어, 실리콘 층상에 배치된 Mo 층의 두께는 약 2.0㎚ 미만인 것이 바람직하다. 이것은 절대적인 최대 두께는 아니고, Mo 층의 두께가 2.0㎚ 이상으로 증가할 경우 실리사이드 막이 벗겨짐이 관측되었다. 보다 바람직하기로는, 약 0.01 내지 1.5㎚의 Mo 두께가 사용된다. 다른 금속에 대한 바람직한 두께는 다소 다를 수 있다.
이와 같이 작은 두께의 내화성 금속을 증발시켜 실리콘 층상에 형성할 때 때때로 증발율을 제어하기가 어렵다. 결과적으로, 한가지 증발법에서 실리콘상에 배치를 위한 준비가 될 때까지 셔터는 증발 금속 소스 챔버 위에 내화성 금속을 함유하도록 위치된다. 그리고 나서, 챔버가 개방된 후 매우 신속하게 폐쇄(소위 플래쉬(flash) 증발이라고 함)되어 실리콘 층 위에 얇은 내화성 금속 층이 제공된다. 증발율을 더욱 잘 제어하는 다른 증발법이 사용될 수 있다.
내화성 금속의 증발에 대한 다른 방법으로서, 대신에 내화성 금속이 실리콘 층상에 앞서 증발법에 대해 설명된 것과 유사한 두께까지 스퍼터링되므로써 배치될 수도 있다. 당분야에 숙련된 자라면 스퍼터링법에 의해 사용된 변경이 이해될 것이다.
이상의 방법에 부가하여 내화성 금속은 실리콘 층의 표면을 내화성 금속의 이온을 함유하는 용액에 노출시키므로써 실리콘 층상에 배치될 수도 있다. 바람직한 방법에서, 이 용액은 수성이며, HCl 또는 질산과 같은 묽은 산을 포함할 수도 있다.
앞서의 TiSi2방법에 대해, 웨이퍼는 내화성 금속 배치 단계 후 및 티타늄 층 디포지팅 단계 이전에 선택사양적으로 어닐링된다. 바람직하기로는, 이 어닐링 단계는 적어도 약 900℃, 보다 바람직하기로는 약 900℃와 1000℃ 사이의 웨이퍼 온도에서 수행된다.
도 4 내지 9는 본 발명에 따라 형성된 몇개의 TiSi2막에 대한 실험 데이터를 나타낸다. 도 4는 본 발명에 따른 내화성 금속을 사용하여 처리한 경우 및 사용하여 처리하지 않은 경우에 대한 티타늄 실리사이드 층의 판저항 대 스퍼터링된 티타늄 두께의 그래프이다. 표준 막으로서 표시된 데이터는 내화성 금속을 사용하지 않고 제 2 상 전이 어닐링을 실시하지 않고 형성되었다. W에 대한 데이터 점 및 Mo에 대한 데이터에 대응하는 TiSi2막은 본 발명에 따라 (100) 단결정 실리콘상에 N2분위기에서 30분동안 600℃로 어닐링하므로써 형성되었다. 선택사양적인 5초 동안 1000℃의 어닐링은 내화성 금속의 주입 후에 수행되었다(W 및 Mo 모두에 대해 실시됨). 선택사양적 어닐링은, TiSi2막이 약 600℃에서 형성될 때 필요하지만, 약 700℃의 형성 온도에 대해서는 필수적이지 않다. 각 막의 판저항은 그래프내에 데이터 점으로 표시된다.
도 5 내지 7은 본 발명에 따른 증발법에 의해 형성된 내화성 금속을 사용하여 처리한 경우 및 사용하지 않고 처리한 경우에 대해 형성되는 티타늄 실리사이드 층의 판저항을 도시하는 현장 스캐닝 저항 그래프이다. 이들 측정은 TiSi2막을 형성하는 동안 용광로내의 4지점에 프로브를 연속적으로 위치시키므로써 이루어졌다. 도 5 내지 7에서 사용된 내화성 금속은 앞서 설명된 플래쉬 증발법에 의해 배치되었다. 도 8은 증발에 의해서가 아니라 주입에 의해 형성된 내화성 금속이 사용된 TiSi2막에 대한 현장 스캐닝 저항 그래프이다. 도 5 내지 8에 대한 공통의 조건은 약 300㎚ 폴리실리콘 층 위에 앞서 디포지팅된 약 57.5㎚ 두께의 Ti 층으로부터 실리사이드 막을 형성하는 것을 포함한다. 각각의 실리사이드 막은 분당 약 15℃의 온도를 점차적으로 증가시키므로써 형성되었다.
이제 도 5를 살펴보면, 곡선(30)은 내화성 금속을 사용하지 않고 형성된 티타늄 실리사이드 막에 대한 판저항 동향을 도시한다. 곡선(30)은 대략 지점(32)에서 혼합에 기인한 공지된 기대되는 저항 증가를 보이며, 약 500℃에서 저항 피크를 기록한다. 약 500℃이상에서 그의 저항은 화살표(34)로 표시된 바와 같이 떨어진다. 온도가 약 500℃에서 700℃로 이동할 때 형성되는 TiSi2막은 실질적으로 C49 상이다. 약 700℃에서 곡선(30)은 평탄화되면서 지점(36)에서 소위 무릅부분(knee)으로 들어가며, 여기서 저항은 증가하는 온도에 대해 실질적으로 일정하다. 이러한 무릅부분은 더욱 높은 온도에 도달될 때까지 실리사이드 막이 C49로부터 C54로 변환하지 못한 결과이다. 곡선(30)에 대비하여, 곡선(40)은 본 발명에 따라 약 0.015㎚의 Mo을 배치한 후 형성된 실리사이드 막에 대한 저항을 도시한다. 동작은 유사하며, 단지 앞서 곡선(30)에 대해 관측된 무릅부분이 곡선(40)에 대해서는 실질적으로 존재하지 않는다(지점 42를 참조). 이러한 무릅부분이 없다는 것은 TiSi2의 C54 상이 C49 상을 통과하지 않고 실리사이드화동안 실질적인 정도로 직접 형성되었음을 의미한다.
도 6에서 곡선(50)은 본 발명에 따라 약 0.015㎚의 Ta 층이 플래쉬 증발에 의해 배치된 경우 형성되는 실리사이드 막에 대한 판저항 동향을 도시한다. 도 5의 곡선(40)에 대해서처럼 TiSi2의 C54 상을 형성하는 동안 현저한 무릅부분은 관측되지 않는다. 도 7에서 곡선(60)은 본 발명에 따라 약 0.015㎚의 W를 사용하여 형성된 TiSi2막에 대한 판저항 대 온도를 도시한다. 곡선(30, 40)이 곡선(60)과 대비하여 도시되어 있다. 역시 곡선(60)에 대해서도 현저한 무릅부분은 없으며, C54 상은 사실상 약 700℃ 미만의 온도에서 형성되었다.
도 8은 본 발명에 따른 이온주입된 내화성 금속을 사용하여 형성된 티타늄 실리사이드 층의 판저항을 도시하는 현장 스캐닝 저항 그래프이다. 곡선(70)은 비교를 목적으로 내화성 금속없이 형성된 대조표준 실리사이드 막에 대한 것이고, 곡선(80)은 Ti를 디포지팅하기 전에 Mo가 이온주입(1014원자/㎤의 양 및 45KeV의 주입 에너지로)된 경우에 형성된 TiSi2막에 대한 것이다. Mo를 이온주입한 후, Ti를 디포지팅하기 전에 10분동안 900℃에서 어닐링 단계가 수행되었다. 앞서 설명된 종래의 곡선(30)에 대해서처럼, 곡선(70)은 지점(72)에서 무릅부분을 나타내지만, 곡선(80)은 나타내지 않는다. 곡선(80)에 무릅부분이 존재하지 않는 것은 TiSi2의 C54 상이 실질적으로 약 700℃ 이하의 온도에서 형성되었음을 표시한다.
도 9는 본 발명에 따라 Mo 이온주입된 경우 및 그렇지 않은 경우에 대해 측정된 티타늄 실리사이드 선 저항의 막대그래프이다.
이상 도 4 내지 9에 나타내어진 데이터에 부가하여, 본 발명에 의한 실리사이드화에서 C49 상이 사실상 통과되었다는 또 다른 증거가 있다. 본 발명에 따라 형성된 티타늄 실리사이드 층의 C54 상에 대한 광학 마이크로그래프는 내화성 금속을 사용하지 않은 종래의 경우에서보다 훨씬 더 작은 입자 사이즈를 표시하였다. 이것은 C54 상의 핵형성 에너지 장벽이 본 발명의 방법에 의해 현저히 감소되었음을 지지한다. 이러한 사실은 VLSI 회로에서 가장 중요하게 되며, 선폭은 종래의 방법을 사용한 경우 형성되는 C54 상의 입자 사이즈보다 작다.
앞서 설명된 본 발명에 따른 방법이 분명 확실하지만, 이를 사용하는데 있어 몇가지 주의할 점이 있다. 첫째, 본 발명을 사용할 때 가능한 실리사이드 불안정 문제를 방지하기 위해 연장된 기간동안 700℃ 이상의 가열 사이클은 피해야 한다. 둘째, 내화성 금속 층의 두께가 너무 크면, 실리사이드의 갈라짐이 초래될 수 있다.
본 발명의 다른 장점은 실리콘 층의 상부 표면에 비결정 실리콘 층을 형성하지 않는다는 것이다. 구체적으로, 내화성 금속을 배치하기 위해 이온 주입법을 사용할 때 선택사양적 어닐링 단계에 의해 존재할 수도 있는 어떤 비결정 실리콘이 제거된다. 이러한 선택사양적 어닐링은 비결정 실리콘을 방지하기 위한 다른 배치 방법에서는 필요치 않다. 비결정 실리콘의 존재는 접합 누설 고장과 연관되므로 피하는 것이 바람직하다.
본 발명의 다른 실시에에서는, 금속 실리사이드가 내화성 금속을 함유하는 티타늄 합금 층을 실리콘 층 위에 디포지팅하는 단계와, 티타늄 합금 층으로부터 C54 상 티타늄 실리사이드를 실질적으로 형성하기에 충분한 온도로 웨이퍼를 가열하는 단계를 포함하는 방법에 의해 반도체 웨이퍼상의 실리콘 층 위에 겹치는 층으로 형성될 수 있으며, 여기서 티타늄 합금의 상 전이 온도는 내화성 금속의 존재에 의해 저하된다. 바람직하기로는 C54 상을 형성하는 온도는 약 700℃ 미만이다.
도 1 및 도 10을 참조하면, 티타늄 합금 층(30)이 실리콘 기판(10)의 표면위에 디포지팅될 수 있다. 실리콘 기판(10)은 직접 다른 전자 소자 위에 놓여질 수도 있고 또는 직접 이러한 소자의 일부를 이룰 수도 있지만, 이들 반도체 장치의 측면은 본 발명에 따른 측면을 보다 명확히 도시하고 설명하기 위해 도시되지 않았다. 본 명세서에서 사용된 전자 소자(electronic components)라는 용어는 수동 전자 소자 및 능동 전자 장치를 모두 포함하는 것으로 의도된다. 티타늄 합금 층은 티타늄과 최고 20원자 퍼세트의 내화성 금속, 예를 들면, Ta, Nb, Mo, W, V, Cr 또는 그의 조합을 포함할 수도 있다. Ta 및 Nb가 선호되는 내화성 금속이다. 내화성 금속에 부가하여, Si이 또한 타타늄 합금 층내에 포함될 수도 있다. 당분야에 숙련된 자라면 티타늄 합금 층내로 실리콘이 부가되는 실시예는 자기정렬 실리사이드 처리 기법의 사용을 금지할 수도 있음을 알 것이다. 내화성 금속에 부가하여, 티타늄 합금 층은 또한 주기율표에서 B, C, N, O, Al, P, In, Sb 및 As를 포함하는 ⅢA, ⅣA, ⅤA 및 ⅥA 그룹으로부터의 다른 원소를 포함할 수도 있다. 예를 들어, F와 같은 그룹 ⅦA 원소는 피해야 하며, 이러한 원소는 존재하더라도 내화성 금속의 원자 퍼센트보다 충분히 낮은 레벨로 존재해야 한다.
티타늄 합금 층은 당분야에 공지된 몇가지 기법중 어느 하나에 의해 배치될 수 있다. 티타늄과 내화성 금속은, 결과로서 얻어지는 층내의 내화성 금속 층의 원자 퍼센트가 20 원자 퍼센트 미만, 바람직하기로는 1 내지 15 원자 퍼센트가 되도록 소량의 내화성 금속을 또한 함유하는 상이한 소스 또는 티타늄 소스로부터 디포지팅될 수 있다. 티타늄 합금은 스퍼터링의 물리적 기상 증착(physical vapor deposition;PVD) 처리에 의해 실리콘 기판 위에 디포지팅될 수 있다. 예를 들어, 실리콘 기판상에 막이 디포지팅될 때 소망하는 원자 퍼센트의 내화성 금속을 갇도록 적절한 티타늄 합금의 스퍼터링 타겟이 마련된다. 대안적으로, 증발의 PVD 처리는 티타늄 합금을 배치하는데 사용될 수 있으며, 이 경우 티타늄과 내화성 금속이 두 개의 상이한 소스로부터 적절한 비율로 디포지팅되어 소망하는 원자 퍼센트의 내화성 금속이 얻어진다. 상기한 처리들은 물론, 당분야에 공지된 티타늄 또는 금속 실리사이드를 디포지팅하는 다른 처리들중 어느 경우든 실리콘 기판 위에 티타늄 합금 층을 배치하는데 이용될 수 있다. 티타늄 합금 층은 10 내지 200㎚ 두께, 바람직하기로는 10 내지 60㎚ 두께로 배치될 수 있다.
도 10 및 11을 참조하면, 그리고 나서 티타늄 합금 층(30)은 실질적으로 C54 상 티타늄 실리사이드 층(32)을 형성하기에 충분한 온도로 가열될 수 있다. 여기서 사용된 실질적으로 C54 상이라는 문구는 C54 상에 의해 지배되는 저항 특성을 갖고 적어도 50 중량 퍼센트의 C54 상을 포함하는 티타늄 실리사이드 층을 의미한다. 이후 본 명세서에서 보다 상세히 설명되는 바와 같이, 본 발명의 장점은, C54 상이 티타늄 실리사이드 형성 단계동안에 사실상 직접 형성됨에 따라 제 2의 상 변환 어닐링의 필요를 회피하므로써 상 전이 어닐링 단계가 제거될 수 있다는 것이다. 더욱이, 티타늄 실리사이드내의 내화성 금속의 존재로 인해 열에 의한 손상 온도, 즉, 집괴화와 같은 바람직하지 않은 전이가 발생할 수도 있는 온도가 실질적으로 증가된다. 열 손상 온도의 증가는 보다 큰 처리 윈도우를 생성하는데 있어서의 잇점을 갖는다.
도 12에 도시된 바와 같이, 현장 스캐닝 저항은 순수한 티타늄 실리사이드 형성 온도에 비해 내화성 금속을 함유하는 티타늄 실리사이드의 형성 온도가 감소되었음을 도시한다. 이 도면은 또한 내화성 금속이 이용되었을 때 열 안정도가 증가함을 나타낸다. 도 12에서 참조된 티타늄 층은 제각기 He 분위기에서 1050℃(분당 15℃ 증가)의 온도까지 가열되었다.
도 13은 티타늄 실리사이드를 형성하는데 사용된 티타늄 합금내에 존재하는 내화성 금속의 원자 퍼센트의 함수로서 저항을 도시한다. 도면중에 점선으로 둘러싸인 C49 TiSi2및 C54 TiSi2영역은 순수한 TiSi2로부터 형성된 C49 상 및 C54 상 TiSi2에 대한 표준 저항 범위를 표시한다. 이 도면은 1 내지 20 원자 퍼센트의 내화성 금속을 갖는 본 발명의 어닐링된 티타늄 합금이 C49 상 TiSi2보다 훨씬 낮은 저항을 가짐을 도시한다. 그러나 Mo로 형성된 티타늄 합금은 약 5 원자 퍼센트 이하의 농도에서 감소된 저항을 나타낸다. 또한, 도 14는 마찬가지로 티타늄 실리사이드를 형성하는데 사용된 티타늄 합금내에 존재하는 내화성 금속의 원자 퍼센트의 함수로서 저항을 도시한다. 그러나 도 14에서는 N2분위기에서 700℃(60초간 35℃/S로 유지됨)로 30 내지 50㎚의 티타늄 합금 층에 대해 어닐링이 수행되었다. 도 13 및 14는 Ta, Nb, Mo, W 및 V를 각기 함유하는 티타늄 합금으로부터 형성된 티타늄 실리사이드가 C49 상 티타늄 실리사이드보다 훨씬 아래의 저항을 나타냄을 도시한다. 도 15는 또한 C54 형성 온도를 티타늄 합금에 부가된 내화성 금속의 원자 퍼센트의 함수로서 도시한다. 도 15는 또한 C54 형성 온도를 티타늄 합금에 부가된 내화성 금속의 원자 퍼센트의 함수로서 도시한다. 도 14 및 15는 모두 본 발명의 어닐링된 티타늄 합금이 순수한 TiSi2로부터 형성된 C54 상 TiSi2에 필적할만한 저항을 가지며, 훨씬 더 낮은 어닐링 온도에서 저저항을 성취함을 도시한다.
본 발명에 따른 처리는 순수한 티타늄으로부터 형성된 티타늄 실리사이드 층을 이용하는 현재의 반도체 제조 기법내로 쉽게 통합될 수 있다. 예를 들어, 도 16을 참조하면, N-MOSFET 및 P-MOSFET에 대해 소스(52)로서 본 발명에 따른 티타늄 실리사이드 층(50)과, 드레인 접촉부 (54) 및 게이트 접촉부(56)를 이용하는 CMOS 트랜지스터가 도시된다. 그러나 본 발명의 티타늄 실리사이드는 다수의 다른 전자 부품의 제조 처리 기법과 함께 사용될 수도 있다.
티타늄 및 내화성 금속을 포함하는 티타늄 합금은 폴리실리콘 층(58)을 포함하는 장치 위에 디포지팅될 수도 있고, 현재의 자기정렬 실리사이드 응용에서의 순수한 티타늄처럼 소스(52) 및 드레인(54) 영역의 고 도핑 실리콘 위에 디포지팅될 수도 있다. 디포지팅 후, 티타늄 합금은 티타늄 실리사이드를 형성하도록 형성 어닐링 공정에서 우선 가열될 수 있다. C54 상 티타늄 실리사이드가 다른 실리사이드들보다 훨씬 낮은 온도에서 티타늄 합금으로부터 형성될 수 있으므로, 형성 어닐링 공정에서 사실상 C54 상 티타늄 실리사이드 층을 형성할 수도 있다. 따라서, 다수의 경우에서 C54 상 티타늄 실리사이드가 첫번째 저온 어닐링에 의해 사실상 형성됨에 따라 티타늄 합금을 사용할 때 변환 어닐링에 대한 필요성이 완전히 제거될 수 있다. 그러나 형성 어닐링 온도 및 장치의 기하학적 구조에 따라 몇몇 응용에서는 변환 어닐링이 여전히 필요할 수도 있다.
그리고 나서, C49 상이든, C54 상이든 이들 둘의 혼합이든 티타늄 실리사이드는 비반응된 티타늄 합금 층의 부분을 제거하는 현재의 처리 기법에 따라 선택적으로 에칭될 수 있다. 이러한 처리는, 실리콘 기판 위에 위치되지 않는 티타늄 합금의 영역이 실리사이드를 형성하도록 반응하지 않고 실리사이드에 대해 금속을 선택적으로 에칭하는 에칭에 의해 자기정렬될 수도 있으므로 통상적으로 살리사이드(salicide) 또는 자기정렬된 실리사이드 처리로서 언급된다. 에칭 후, C49 상 티타늄 실리사이드 또는 C49 및 C54 상의 혼합 상태를 갖는 티타늄 실리사이드는 제 2의 어닐링, 즉, 실리사이드를 소망하는 실질적인 C54 상 티타늄 실리사이드로 전이시키는 변환 어닐링에 처해질 수 있다. 그러나 변환 어닐링이 필요하거나 바람직한 이들 경우에서 조차도, 변환 어닐링은 상당히 낮은 온도에서 수행될 수 있으므로, 이용가능한 열 부담을 유지한다. 본 발명의 저저항 티타늄 실리사이드 층의 형성 후, 전자 부품 및 소망하는 상호접속물이 잘 알려진 반도체 제조 기법을 이용하여 완성될 수 있다.
순수한 티타늄 실리사이드의 경우 형성 어닐링은 C49 상 티타늄 실리사이드를 형성한다. 이 형성 어닐링은 브릿징으로서 언급되는 통상의 문제인 장치의 원하지 않는 영역에 대한 실리사이드의 형성을 피하기 위해 반드시 저온에서 완료되므로, 순수한 TiSi2로부터 C54 상을 형성할 수 없다. 예를 들어, 선택적 에칭 이전에 순수한 티타늄으로부터 C54 상 티타늄 실리사이드를 형성하는데 필요한 온도에 처해지는 도 16의 장치에서, 티타늄 층의 원하지 않는 부분에 산화물 스페이서(62) 위로 실리사이드가 형성될 수 있다. 이러한 스페이서(62) 위의 실리사이드의 형성은 게이트(59)와 소스(52) 또는 드레인(54) 영역을 전기적으로 접속하여 장치를 쇼트시킨다. 그러므로 기존의 실리사이드 처리 기법은 제 2의 고온 어닐링, 즉, 변환 어닐링을 이용하여 티타늄의 원하지 않는 부분을 에칭한 후 C49 상 티타늄 실리사이드를 소망하는 저저항 C54 상으로 변환해야 한다. 따라서, 사실상 C54 상인 저저항 티타늄 실리사이드 층은 단일의 형성 어닐링으로 또는 900℃보다 훨씬 낮은 온도에서의 변환 어닐링으로 티타늄 합금을 이용하여 장치를 가열하므로써 형성되는 것이 특히 중요하다. 앞서 설명된 바와 같이, 티타늄 합금으로부터 C54 상을 형성하는 것은 개별적인 전자 부품의 사전정의된 도핑 영역(58, 60)을 형성하는 도판트 물질의 이동을 감소시키게 된다는 점에서 유리하다.
이상 본 발명이 상세히 설명되었지만, 본 발명은 본 명세서에 개시된 특정의 형태에 제한되지 않으며, 첨부된 특허 청구 범위에 의해 정의되는 본 발명의 사상 및 범주내에 마땅히 포함될 수 있는 변경 및 등가물을 포함하는 것으로 의도된다.
본 발명의 장점은 상 전이 어닐링 단계가 제거된다는 것이다. 예를 들면, 티타늄 실리사이드에 대하여, 소망하는 C54 상이 실질적으로 티타늄 실리사이드 형성 단계 동안에 직접 형성된다. C49로부터 C54로 TiSi2를 전이시키기 위한 어떤 제 2의 상 전이 어닐링이 요구되지 않는다. 또한, 티타늄 실리사이드 막이 보다 낮은 처리 온도에 노출되므로, 집괴화가 본질적으로 제거된다. 본 발명의 다른 장점으로서, 실리사이드 막의 최종적인 C54 상의 미세구조를 제어할 수 있는 능력이 개선되며, C54 상 입자의 소립자 사이즈가 제조되는 장치의 임계 칫수보다 작아질 수 있다.
본 발명의 다른 장점은 실리콘 층의 상부 표면에 비결정 실리콘 층을 형성하지 않는다는 것이다. 구체적으로, 내화성 금속을 배치하기 위해 이온 주입법을 사용할 때 선택사양적 어닐링 단계에 의해 존재할 수도 있는 어떤 비결정 실리콘이 제거된다. 이러한 선택사양적 어닐링은 비결정 실리콘을 방지하기 위한 다른 배치 방법에서는 필요치 않다. 비결정 실리콘의 존재는 접합 누설 고장과 연관되므로 피하는 것이 바람직하다.
Claims (22)
- 반도체 장치의 실리콘 기판상에 티타늄 실리사이드 층을 형성하는 방법에 있어서,① 상기 실리콘 기판 위에 1 내지 20 원자 퍼센트의 내화성 금속으로 이루어진 티타늄 합금 층을 배치하는 단계와,② 상기 티타늄 합금을 실질적으로 C54 상 티타늄 실리사이드를 형성하기에 충분한 온도로 가열하는 단계를 포함하는 티타늄 실리사이드 층 형성 방법.
- 제 1 항에 있어서,상기 온도는 약 700℃ 미만인 방법.
- 제 1 항에 있어서,상기 기판은 상기 티타늄 합금 층을 C54 상 티타늄 실리사이드로 완전히 전이시키기에 충분한 온도로 가열되는 방법.
- 제 1 항에 있어서,상기 내화성 금속은 Ta, Nb, W, V 및 Cr로 구성되는 그룹의 하나 이상의 원소를 포함하는 방법.
- 제 2 항에 있어서,상기 티타늄 합금은 1 내지 15 원자 퍼센트의 내화성 금속을 포함하는 방법.
- 제 5 항에 있어서,상기 내화성 금속은 Ta 및 Nb로 구성되는 그룹으로부터 선택된 내화성 금속을 포함하는 방법.
- 제 2 항에 있어서,상기 티타늄 합금은 티타늄, 실리콘 및 내화성 금속을 포함하는 방법.
- 제 1 항에 있어서,상기 티타늄 합금 층은 상기 실리콘 기판 위에 10 내지 60㎚ 두께로 배치되는 방법.
- 제 1 항에 있어서,상기 실리콘 기판은 단결정 실리콘, 다결정 실리콘, 비결정 실리콘 및 실리콘 게르마늄 합금으로 구성되는 그룹으로부터 선택되는 방법.
- 제 1 항에 있어서,상기 실리콘 기판은 N형 도판트를 함유하는 절연체상의 실리콘 및 P형 도판트를 함유하는 절연체상의 실리콘으로 이루어지는 그룹으로부터 선택되는 방법.
- 제 1 항에 있어서,상기 티타늄 합금은 물리적 기상 증착에 의해 상기 실리콘 기판 위에 디포지팅되는 방법.
- 제 1 항에 있어서,상기 티타늄 합금은 화학적 기상 증착에 의해 상기 실리콘 기판 위에 디포지팅되는 방법.
- 제 1 항에 있어서,상기 티타늄 합금은 1 내지 약 5 원자 퍼센트의 Mo를 포함하는 방법.
- 반도체 장치에서 티타늄 실리사이드 층을 형성하는 방법에 있어서,① 반도체 장치 위에 10 내지 200㎚ 두께의 티타늄 합금 층을 디포지팅하는 단계―상기 티타늄 합금은 1 내지 15 원자 퍼센트의 내화성 금속을 포함하고 상기 반도체 장치는 노출된 실리콘 표면을 갖는 다수의 전자 부품을 포함함―와,② 상기 티타늄 합금 층을 상기 실리콘 표면 위에 겹치는 티타늄 합금 층내에서 C54 상 티타늄 실리사이드를 실질적으로 형성하기에 충분한 온도로 가열하는 단계―상기 온도는 약 700℃ 미만임―와,③ 상기 티타늄 합금 층의 비반응된 부분을 에칭하는 단계를 포함하는 티타늄 실리사이드 층 형성 방법.
- 반도체 장치에서 티타늄 실리사이드 층을 형성하는 방법에 있어서,① 반도체 장치 위에 10 내지 200㎚ 두께의 티타늄 합금 층을 디포지팅하는 단계―상기 티타늄 합금은 1 내지 15 원자 퍼센트의 내화성 금속을 포함하고, 상기 반도체 장치는 노출된 실리콘 표면을 갖는 다수의 전자 부품을 포함함―와,② 상기 티타늄 합금 층을 상기 실리콘 표면 위에 겹치는 티타늄 합금내에서 티타늄 실리사이드를 형성하기에 충분히 가열하는 단계와,③ 상기 티타늄 합금의 비반응된 부분을 에칭하는 단계와,④ 상기 티타늄 실리사이드를 실질적으로 C54 상 티타늄 실리사이드를 형성하기에 충분한 온도로 가열하는 단계―상기 온도는 약 700℃ 미만임―를 포함하는 티타늄 실리사이드 층 형성 방법.
- 티타늄 실리사이드 층을 갖는 반도체 장치에 있어서,① 실리콘 층과,② 상기 실리콘 층 위의 티타늄 실리사이드 층―상기 티타늄 실리사이드 층은 실질적으로 C54 상 티타늄 실리사이드 및 1 내지 20 원자 퍼센트의 내화성 금속을 포함함―,을 포함하는 반도체 장치.
- 제 16 항에 있어서,상기 실리콘 층은 단결정 실리콘, 다결정 실리콘, 비결정 실리콘, 실리콘 게르마늄 합금, N형 도판트를 함유하는 절연체상의 실리콘 및 P형 도판트를 함유하는 절연체상의 실리콘으로 이루어지는 그룹으로부터 선택되는 반도체 장치.
- 제 16 항에 있어서,상기 상기 내화성 금속은 Ta, Nb, W, V 또는 Cr중 하나 이상으로 된 그룹으로부터 선택되는 반도체 장치.
- 제 16 항에 있어서,상기 티타늄 실리사이드 층은 1 내지 15 원자 퍼센트의 내화성 금속을 포함하는 반도체 장치.
- 제 17 항에 있어서,상기 내화성 금속은 Ta 및 Nb로 된 그룹으로부터 선택되는 반도체 장치.
- 제 16 항에 있어서,상기 티타늄 실리사이드 층은 1 내지 5 원자 퍼센트의 Mo을 포함하는 반도체 장치.
- 제 16 항에 있어서,상기 티타늄 실리사이드 층은 10 내지 200㎚의 두께를 갖는 반도체 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970026632A KR100270185B1 (ko) | 1997-06-23 | 1997-06-23 | 저저항 티타늄 실리사이드 층 형성 방법 및 그를 포함하는 반도체 디바이스 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970026632A KR100270185B1 (ko) | 1997-06-23 | 1997-06-23 | 저저항 티타늄 실리사이드 층 형성 방법 및 그를 포함하는 반도체 디바이스 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990002901A true KR19990002901A (ko) | 1999-01-15 |
| KR100270185B1 KR100270185B1 (ko) | 2000-10-16 |
Family
ID=19510794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970026632A KR100270185B1 (ko) | 1997-06-23 | 1997-06-23 | 저저항 티타늄 실리사이드 층 형성 방법 및 그를 포함하는 반도체 디바이스 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100270185B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100831974B1 (ko) * | 2002-07-12 | 2008-05-26 | 주식회사 하이닉스반도체 | 텅스텐을 적용한 이중 일 함수 금속 게이트 전극 및 그제조 방법 |
-
1997
- 1997-06-23 KR KR1019970026632A patent/KR100270185B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100831974B1 (ko) * | 2002-07-12 | 2008-05-26 | 주식회사 하이닉스반도체 | 텅스텐을 적용한 이중 일 함수 금속 게이트 전극 및 그제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100270185B1 (ko) | 2000-10-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0155587B1 (ko) | 반도체 웨이퍼의 실리콘 층 위에 규화 티탄 층을 형성하는 방법 | |
| US6187679B1 (en) | Low temperature formation of low resistivity titanium silicide | |
| US6943110B1 (en) | Wafer processing apparatus and methods for depositing cobalt silicide | |
| KR100266019B1 (ko) | 반도체장치의제조방법 | |
| US5937315A (en) | Self-aligned silicide gate technology for advanced submicron MOS devices | |
| EP0159935B1 (en) | Method for inhibiting dopant out-diffusion | |
| US7517795B2 (en) | Stabilization of Ni monosilicide thin films in CMOS devices using implantation of ions before silicidation | |
| US5856698A (en) | Second implanted matrix for agglomeration control and thermal stability | |
| EP0651077B1 (en) | Epitaxial cobalt silicide formed using a thin metal underlayer | |
| KR100533891B1 (ko) | 금속불순물과사전-비정질화를이용한실리사이드층의형성방법 | |
| US5712181A (en) | Method for the formation of polycide gate in semiconductor device | |
| US6204173B1 (en) | Multiple implantation and grain growth method | |
| US6010952A (en) | Process for forming metal silicide contacts using amorphization of exposed silicon while minimizing device degradation | |
| US6812121B2 (en) | Process for forming a low resistivity titanium silicide layer on a silicon semiconductor substrate | |
| JPH0878361A (ja) | 半導体装置の製造方法 | |
| US6284635B1 (en) | Method for forming titanium polycide gate | |
| KR100270185B1 (ko) | 저저항 티타늄 실리사이드 층 형성 방법 및 그를 포함하는 반도체 디바이스 | |
| KR20060126972A (ko) | 실리사이드 소스/드레인들을 가진 반도체 디바이스 | |
| Kittl et al. | Scaled CMOS technologies with low sheet resistance at 0.06-μm gate lengths | |
| JPH08125182A (ja) | 半導体装置の製造方法 | |
| KR100249013B1 (ko) | 반도체장치의 제조방법 | |
| KR100370156B1 (ko) | 반도체 소자의 제조방법 | |
| TW418464B (en) | Low temperature formation of low resistivity titanium silicide | |
| JPH1154454A (ja) | 低抵抗率珪化チタンの低温形成 | |
| KR100447992B1 (ko) | 반도체소자의게이트전극형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130627 Year of fee payment: 14 |
|
| FPAY | Annual fee payment |
Payment date: 20140627 Year of fee payment: 15 |
|
| FPAY | Annual fee payment |
Payment date: 20150625 Year of fee payment: 16 |
|
| FPAY | Annual fee payment |
Payment date: 20160630 Year of fee payment: 17 |
|
| EXPY | Expiration of term |