KR19990002882A - Planarization method of semiconductor device - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION
반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 평탄화 방법에 관한 것임.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a planarization method of a semiconductor device.
2. 발명이 해결하고자 하는 기술적 과제2. Technical problem to be solved by the invention
층간 절연막으로 많이 사용되는 BPSG막의 평탄화 한계성으로 인해 후속 공정시 금속 배선의 단선을 일으키기 쉽고 수분과 반응하여 결정성 결함을 증가시켜 소자의 수율을 저하시키므로 CMP 방법을 이용한 평탄화 방법이 도입되고 있지만 다른 막에 비해 연마 속도는 양호하나 연마 특성이 다소 떨어져 연마 후 안정한 두께 균일도를 확보하기 어려움.Due to the planarization limitation of the BPSG film, which is often used as an interlayer insulating film, it is easy to cause breakage of metal wiring in subsequent processes, and increases the crystalline defects by reacting with moisture, thereby lowering the yield of the device. The polishing rate is good, but the polishing characteristics are somewhat low, making it difficult to secure stable thickness uniformity after polishing.
3. 발명의 해결 방법의 요지3. Summary of the Solution of the Invention
패턴이 형성된 웨이퍼 상부에 저농도 보론 포스포러스 실리케이트 글라스막 및 고농도 보론 포스포러스 실리케이트 글라스막을 순차적으로 형성한 후 화학적 기계적 연마 방법을 사용하여 평탄화 공정을 실시함.A low concentration boron phosphorus silicate glass film and a high concentration boron phosphorus silicate glass film were sequentially formed on the patterned wafer, and then a planarization process was performed using a chemical mechanical polishing method.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 평탄화 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a planarization method for a semiconductor device.
반도체 소자의 제조 공정시 고집적화된 DRAM등과 같이 단차가 심한 소자는 마스크 공정과 식각 공정에서 많은 문제점을 발생하게 된다. 이러한 문제점을 해결하기 위해 최근에 화학적 기계적 연마(Chemical Mechanical Polishing: 이하 CMP라 함) 방법에 의한 평탄화 방법을 채택하여 제 1 금속층을 형성하기 이전의 층간 절연막 평탄화 공정 또는 금속층간 절연막의 평탄화 공정을 위해 활발한 연구를 진행중에 있다. 특히, 고농도의 보론 포스포러스 실리케이트 글라스(Boron Phosphorus Silicate Glass: 이하 BPSG라 함)막은 층덮힘성이 우수하여 제 1 금속층을 형성하기 이전의 층간 절연막으로 많이 사용된다. 그러나, 이 BPSG막은 평탄화 한계성으로 인해 후속 공정시 금속 배선의 단선을 일으키기 쉽고 수분과 반응하여 결정성 결함을 증가시켜 소자의 수율을 저하시킨다. 그래서 CMP 방법을 이용한 평탄화 방법이 도입되고 있지만 다른 막에 비해 연마 속도는 양호하나 연마 특성이 다소 떨어져 연마 후 안정한 두께 균일도를 확보하기 매우 어렵다.In the manufacturing process of a semiconductor device, such a highly integrated DRAM, such as a highly stepped device causes a lot of problems in the mask process and etching process. In order to solve such a problem, the planarization method of the interlayer insulating film or the planarization of the interlayer insulating film prior to forming the first metal layer by adopting the planarization method by Chemical Mechanical Polishing (hereinafter referred to as CMP) has recently been adopted. Active research is in progress. In particular, a high concentration of Boron Phosphorus Silicate Glass (hereinafter referred to as BPSG) film is excellent in layer covering and is often used as an interlayer insulating film before forming the first metal layer. However, this BPSG film is likely to cause breakage of the metal wiring in subsequent processes due to the planarization limit, and reacts with moisture to increase crystalline defects, thereby lowering the yield of the device. Therefore, the planarization method using the CMP method has been introduced, but the polishing rate is good compared to other films, but the polishing characteristics are somewhat poor, so it is very difficult to secure stable thickness uniformity after polishing.
종래의 CMP 방법을 이용한 반도체 소자의 평탄화 방법의 문제점을 도 1(a) 및 도 1(b)를 이용하여 설명하면 다음과 같다. 단차비가 큰 패턴(11)위에 기존의 BPSG막(12)을 증착하고 표면 단면선(A)까지 연마하면 웨이퍼 가장자리 부분의 BPSG막(12)이 웨이퍼 중앙 부분보다 더 연마된다. 그러므로, 웨이퍼 중앙에 위치한 패턴 중앙부의 연마후 잔여 두께(T1)는 웨이퍼 가장 자리에 위치한 패턴 중앙부의 연마후 잔여 두께(T2)보다 두껍게 된다. 또한, 주변 패턴의 영향으로 패턴 중앙이 패턴 가장자리보다 덜 연마되어 웨이퍼 중앙에 위치한 패턴 가장자리의 잔여 두께(T3)가 웨이퍼 가장자리에 위치한 패턴 가장 자리의 잔여 두께(T4)보다 두껍게 된다. 이와 같은 현상은 CMP 공정에 의한 일반적인 현상으로 연마 속도가 빠른 고농도의 BPSG막만을 사용하였을 때 특히 두드러지게 나타나며 웨이퍼 가장자리에 위치한 패턴의 가장자리가 외부로 노출되기도 한다.Problems of the planarization method of the semiconductor device using the conventional CMP method will be described with reference to FIGS. 1A and 1B as follows. When the existing BPSG film 12 is deposited on the pattern 11 having a large step ratio and polished to the surface cross-sectional line A, the BPSG film 12 at the edge portion of the wafer is polished more than the center portion of the wafer. Therefore, the residual thickness T 1 after polishing at the center of the pattern located at the center of the wafer becomes thicker than the residual thickness T 2 after polishing at the center of the pattern located at the edge of the wafer. In addition, due to the influence of the peripheral pattern, the center of the pattern is polished less than the pattern edge so that the remaining thickness T 3 of the pattern edge located at the center of the wafer is thicker than the remaining thickness T 4 of the pattern edge located at the wafer edge. This phenomenon is a general phenomenon caused by the CMP process. This phenomenon is particularly noticeable when only a high concentration of BPSG film having a high polishing rate is used, and the edge of the pattern located at the edge of the wafer is exposed to the outside.
따라서, 본 발명은 안정한 두께 균일도를 확보하여 웨이퍼 가장자리 부위가 과다하게 연마되어 패턴이 노출되는 현상을 방지하고 공정 생산성을 향상시킬 수 있는 반도체 소자의 평탄화 방법을 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a planarization method of a semiconductor device capable of securing stable thickness uniformity, preventing excessively polished wafer edges and exposing patterns, and improving process productivity.
상술한 목적을 달성하기 위한 본 발명은 패턴이 형성된 웨이퍼 상부에 저농도 보론 포스포러스 실리케이트 글라스막 및 고농도 보론 포스포러스 실리케이트 글라스막을 순차적으로 형성한 후 화학적 기계적 연마 방법을 사용하여 평탄화 공정을 실시하는 것을 특징으로 한다.The present invention for achieving the above object is to form a low-concentration boron phosphorus silicate glass film and a high-concentration boron phosphorus silicate glass film sequentially on the wafer on which the pattern is formed and then perform a planarization process using a chemical mechanical polishing method It is done.
도 1(a) 및 도 1(b)는 종래의 반도체 소자의 평탄화 방법의 문제점을 설명하기 위해 순서적으로 도시한 소자의 단면도.1 (a) and 1 (b) are cross-sectional views of devices sequentially shown to explain the problem of the conventional method of planarization of semiconductor devices.
도 2(a) 및 도 2(b)는 본 발명에 따른 반도체 소자의 평탄화 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.2 (a) and 2 (b) are cross-sectional views of devices sequentially shown to explain a planarization method of a semiconductor device according to the present invention.
도면의 주요 부분에 대한 부호 설명Explanation of symbols for the main parts of the drawings
11, 21 : 패턴12, 23 : 고농도 BPSG막11, 21: pattern 12, 23: high concentration BPSG film
22 : 저농도 BPSG막22: low concentration BPSG film
T1, T1' : 웨이퍼 중앙에 위치한 패턴 중앙의 연마후 잔여 두께T 1 , T 1 ': Residual thickness after polishing at the center of the pattern
T2, T2' : 웨이퍼 가장자리에 위치한 패턴 중앙의 연마후 잔여 두께T 2 , T 2 ': Residual thickness after polishing at the center of the pattern located on the wafer edge
T3, T3' : 웨이퍼 중앙에 위치한 패턴 가장자리의 연마후 잔여 두께T 3 , T 3 ': Residual thickness after polishing of the pattern edge located in the center of the wafer
T4, T4' : 웨이퍼 가장자리에 위치한 패턴 가장자리의 연마후 잔여 두께T 4 , T 4 ': Residual thickness after polishing of the pattern edge located on the wafer edge
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.The present invention will be described in detail with reference to the accompanying drawings.
도 2(a) 및 도 2(b)는 본 발명에 따른 반도체 소자의 평탄화 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다. 도시된 바와 같이 보론과 포스포러스의 농도를 자유자재로 조정할 수 있고 다중 증착 스테이션을 갖는 증착 장비를 이용하여 패턴(21)이 형성된 웨이퍼 상부에 저농도 BPSG막(22)을 패턴(21) 위에 잔류되는 두께만큼 증착한다. 그리고 저농도 BPSG막(22) 상부에 고농도 BPSG막(23)을 증착한다. 여기서 저농도 BPSG막은 보론과 포스포러스 농도의 합이 6무게 퍼센트 이하인 BPSG를 사용한 막이고, 고농도 BPSG막은 보론과 포스포러스 농도의 합이 10무게 퍼센트 이상인 BPSG를 사용한 막이다. 이러한 상태에서 CMP 공정을 실시하면 상부에 형성된 연마 속도가 빠른 고농도 BPSG막(23)이 주로 연마되므로 웨이퍼 공정 처리 능력을 향상시킬 수 있다. 또한, 하부의 연마 속도가 느린 저농도 BPSG막(22)을 증착하므로써 고농도 BPSG막(23)만 형성하여 연마시켜 웨이퍼 가장자리에 있는 패턴의 가장자리가 과다하게 연마되어 패턴이 노출되는 것을 막아주는 방지막으로 사용할 수 있을 뿐만 아니라 연마 후 우수한 연마 특성(연마 균일도와 평탄성)을 얻게 되어 결국 웨이퍼내 위치와 주변 회로의 영향에 관계없이 패턴 위의 잔여 두께가 균일한 막(T1'=T2'=T3'=T4')을 실현할 수 있다.2 (a) and 2 (b) are cross-sectional views of devices sequentially shown to explain a planarization method of a semiconductor device according to the present invention. As shown, the concentration of boron and phosphorus can be freely adjusted and a low concentration BPSG film 22 remains on the pattern 21 on the wafer on which the pattern 21 is formed using a deposition apparatus having multiple deposition stations. Deposit by thickness. The high concentration BPSG film 23 is deposited on the low concentration BPSG film 22. Here, the low concentration BPSG membrane is a membrane using BPSG having a sum of boron and phosphorus concentrations of 6 weight percent or less, and the high concentration BPSG membrane is a membrane using BPSG having a sum of boron and phosphorus concentrations of 10 weight percent or more. When the CMP process is performed in this state, the high concentration BPSG film 23 formed on the upper surface of the CMP process is mainly polished, thereby improving wafer processing ability. In addition, by depositing a low concentration BPSG film 22 having a slow polishing rate at the bottom, only the high concentration BPSG film 23 is formed and polished to be used as a prevention film that prevents the pattern from being exposed by excessively polishing the edge of the pattern on the wafer edge. In addition, after polishing, excellent polishing properties (polishing uniformity and flatness) are obtained, resulting in a film having a uniform thickness on the pattern (T 1 '= T 2 ' = T 3 regardless of the position in the wafer and the influence of the peripheral circuit). '= T 4 ') can be realized.
상술한 바와 같이 본 발명에서 제시한 방법에 의해 막을 증착할 경우 평탄화 공정후 웨이퍼내의 위치 또는 주변의 패턴 밀도에 따른 영향을 줄여 연마 균일도를 향상시킬 수 있으며, 과다한 연마로 웨이퍼 가장자리에 있는 패턴이 노출되는 문제점을 해결할 수 있어 소자의 수율을 극대화시키고 연마 속도가 빠른 막을 연마하여 웨이퍼 공정 처리 능력을 향상시킴과 동시에 안정한 공정을 확보할 수 있다.As described above, in the case of depositing a film by the method proposed in the present invention, it is possible to improve the polishing uniformity by reducing the influence of the pattern density around the wafer or the position after the planarization process. It is possible to solve the problem of maximizing the yield of the device, and to polish the film with a high polishing rate to improve the wafer processing ability and at the same time secure a stable process.
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| KR1019970026613A KR19990002882A (en) | 1997-06-23 | 1997-06-23 | Planarization method of semiconductor device |
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| KR19990002882A true KR19990002882A (en) | 1999-01-15 |
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| KR (1) | KR19990002882A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100340882B1 (en) * | 2000-06-30 | 2002-06-20 | 박종섭 | Method for manufacturing a semiconductor device |
| KR100549335B1 (en) * | 1999-06-29 | 2006-02-02 | 주식회사 하이닉스반도체 | Method of forming a BPSG film |
-
1997
- 1997-06-23 KR KR1019970026613A patent/KR19990002882A/en not_active Application Discontinuation
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| KR100549335B1 (en) * | 1999-06-29 | 2006-02-02 | 주식회사 하이닉스반도체 | Method of forming a BPSG film |
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