KR100571415B1 - Semiconductor device and manufacturing method thereof - Google Patents

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Abstract

비아 홀에 컨택 플러그를 형성할 때 비아 홀에 대한 베리어 금속층의 증착 불량을 최소화하여 컨택 플러그의 품질을 높일 수 있는 반도체 소자 및 이의 제조 방법에 관한 것으로서, 반도체 소자는 반도체 기판 위에 서로간 간격을 두고 형성되는 금속 패턴과, 금속 패턴 상부에 비아 홀을 제공하며 금속 패턴 사이 공간에서 금속 패턴보다 큰 높이로 형성되는 층간 절연막과, 비아 홀에 매립되어 형성되는 컨택 플러그와, 컨택 플러그를 둘러싸며 비아 홀 측벽에 형성되어 층간 절연막, 특히 SOG막으로부터 컨택 플러그를 향한 수분 확산을 차단하는 확산 방지막을 포함한다.The present invention relates to a semiconductor device and a method of manufacturing the same, which minimize the deposition failure of the barrier metal layer on the via hole when forming the contact plug in the via hole. The semiconductor device is spaced apart from each other on the semiconductor substrate. A metal pattern to be formed, an interlayer insulating layer formed to have a via hole on the metal pattern, and having a height greater than that of the metal pattern in the space between the metal patterns, a contact plug embedded in the via hole, and a via hole surrounding the contact plug. And a diffusion barrier layer formed on the sidewall to block moisture diffusion from the interlayer insulating film, in particular the SOG film, to the contact plug.

반도체, 컨택플러그, 텅스텐, 층간절연막, 라이너막, SOG막, 캡절연막, 베리어금속Semiconductor, contact plug, tungsten, interlayer insulating film, liner film, SOG film, cap insulating film, barrier metal

Description

반도체 소자 및 이의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}Semiconductor device and manufacturing method therefor {SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}

도 1a∼도 1d는 종래 반도체 소자의 컨택 플러그 형성 방법을 설명하기 위해 도시한 각 단계에서의 개략도이다.1A to 1D are schematic diagrams at each step shown to explain a method for forming a contact plug of a conventional semiconductor device.

도 2와 도 3은 컨택 플러그 불량이 발생한 부분을 촬영한 사진이다.2 and 3 are photographs taken a portion where a contact plug failure occurs.

도 4는 본 발명의 실시예에 따른 반도체 소자를 도시한 부분 단면도이다.4 is a partial cross-sectional view illustrating a semiconductor device in accordance with an embodiment of the present invention.

도 5a∼도 5f는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 도시한 각 단계에서의 개략도이다.5A to 5F are schematic views at each step shown to explain a method for manufacturing a semiconductor device according to an embodiment of the present invention.

본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로서, 보다 상세하게는 비아 홀에 컨택 플러그를 형성할 때, 비아 홀에 대한 베리어 금속층의 증착 불량을 최소화하여 컨택 플러그의 품질을 높일 수 있는 반도체 소자 및 이의 제조 방법에 관한 것이다.The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, when forming a contact plug in a via hole, a semiconductor device capable of minimizing deposition defects of the barrier metal layer on the via hole and improving the quality of the contact plug. It relates to a production method thereof.

일반적으로 반도체 소자의 금속배선 형성 공정에서 트랜지스터와 메탈 라인을 연결하는 컨택 홀을 채우거나 메탈 라인간 비아 홀을 채우는 물질로 텅스텐(W) 이 주로 사용되고 있다. 텅스텐은 화학증착(CVD; Chemical Vapor Deposition)법으로 성막되며, 스퍼터링으로 형성된 베리어 금속막과 CVD로 성막된 베리어 금속막 모두에 용이하게 증착된다.In general, tungsten (W) is mainly used as a material for filling contact holes connecting transistors and metal lines or filling via holes between metal lines in the metallization process of semiconductor devices. Tungsten is deposited by chemical vapor deposition (CVD), and is easily deposited on both the barrier metal film formed by sputtering and the barrier metal film formed by CVD.

도 1a∼도 1d는 종래 반도체 소자의 컨택 플러그 형성 방법을 설명하기 위해 도시한 각 단계에서의 개략도이다.1A to 1D are schematic diagrams at each step shown to explain a method for forming a contact plug of a conventional semiconductor device.

도 1a를 참고하면, 반도체 기판(1) 위에 소정의 간격을 두고 금속 패턴(3)을 형성하고, 반도체 기판(1)과 금속 패턴(3)들의 표면을 따라 라이너막(5)을 형성한다. 그리고 라이너막(5) 위에 에스오지(SOG; Spin On Glass)막(7)을 형성하여 금속 패턴(3)들 사이 공간을 SOG막(7)으로 채우고, SOG막(7) 위에 캡 절연막(9)을 형성한 다음, 화학기계적 연마(CMP; Chemical Mechanical Polishing) 공정을 실시하여 캡 절연막(9)을 평탄화한다.Referring to FIG. 1A, the metal pattern 3 is formed on the semiconductor substrate 1 at predetermined intervals, and the liner layer 5 is formed along the surfaces of the semiconductor substrate 1 and the metal patterns 3. A spin on glass (SOG) film 7 is formed on the liner film 5 to fill the space between the metal patterns 3 with the SOG film 7 and the cap insulating film 9 on the SOG film 7. ), And then a chemical mechanical polishing (CMP) process is performed to planarize the cap insulating film 9.

상기 라이너막(5)과 SOG막(7) 및 캡 절연막(9)은 이후 금속 패턴(3)들 사이를 절연시키는 층간 절연막(IMD; Inter Metal Dielectric)을 구성한다.The liner film 5, the SOG film 7, and the cap insulating film 9 form an interlayer insulating film (IMD) that insulates the metal patterns 3.

도 1b를 참고하면, 공지의 포토리소그래피 공정을 통해 금속 패턴(3) 상부의 라이너막(5)과 SOG막(7) 및 캡 절연막(9)을 식각하여 비아 홀(11)을 형성하고, 초순수로 세정하여 금속 패턴(3)의 표면을 노출시킨다. 이 때, 세정 과정에서 SOG막(7)이 수분을 함유하게 되므로, SOG막(7)에 함유된 수분을 제거하기 위하여 탈가스 공정을 실시한다.Referring to FIG. 1B, the via hole 11 is formed by etching the liner layer 5, the SOG layer 7, and the cap insulating layer 9 on the metal pattern 3 through a known photolithography process, and then use ultrapure water. Cleaning to expose the surface of the metal pattern (3). At this time, since the SOG film 7 contains water in the washing process, a degassing process is performed to remove water contained in the SOG film 7.

도 1c를 참고하면, 캡 절연막(9)과 비아 홀(11)의 표면을 따라 베리어 금속층(13)을 형성한다. 베리어 금속층(13)은 이후 형성되는 텅스텐층의 접착력을 높이 는 기능을 한다.Referring to FIG. 1C, the barrier metal layer 13 is formed along the surfaces of the cap insulating layer 9 and the via hole 11. The barrier metal layer 13 functions to increase the adhesion of the tungsten layer formed after.

그런데 최근의 반도체 소자가 고집적화되어 비아 홀(11)의 종횡비가 커짐에 따라, 전술한 탈가스 공정에도 불구하고 SOG막(7)의 수분이 전부 제거되지 못하여 비아 홀(11)의 부분압이 증가하고, 그 결과 비아 홀(11)에 대한 베리어 금속층(13)의 증착을 방해하게 된다.However, as recent semiconductor devices are highly integrated and the aspect ratio of the via holes 11 is increased, the partial pressure of the via holes 11 is increased because all of the moisture in the SOG film 7 is not removed despite the degassing process described above. As a result, the deposition of the barrier metal layer 13 on the via hole 11 is prevented.

도 1d를 참고하면, 구조물의 최상부에 텅스텐층(15)을 형성하여 비아 홀(11)을 텅스텐으로 채우고, CMP 공정을 통해 텅스텐층(15)을 평탄화하여 컨택 플러그를 형성한다. 그러나 전술한 이유로 비아 홀(11)에 베리어 금속층(13)이 제대로 증착되지 못하여 베리어 금속층(13)이 없는 비아 홀(11)에서는 텅스텐층(15)이 비아 홀(11)을 채우지 못하고 바깥으로 높게 형성되는 심각한 불량을 유발하게 된다.Referring to FIG. 1D, a tungsten layer 15 is formed on the top of the structure to fill the via hole 11 with tungsten, and the tungsten layer 15 is planarized through a CMP process to form a contact plug. However, in the via hole 11 without the barrier metal layer 13 because the barrier metal layer 13 is not properly deposited in the via hole 11, the tungsten layer 15 does not fill the via hole 11 and is high outward. It causes severe defects to form.

도 2와 도 3은 컨택 플러그 불량이 발생한 부분을 촬영한 사진으로서, 특정의 비아 홀에서 텅스텐이 비아 홀을 채우지 못하고 텅스텐층 위를 향해 높게 형성된 모습을 나타내고 있다. 이러한 컨택 플러그 불량은 반도체 소자의 신뢰성과 수율을 저하시킨다.2 and 3 are photographs of the contact plug failure occurs, showing that the tungsten is formed high toward the tungsten layer does not fill the via hole in a specific via hole. Such contact plug failure lowers the reliability and yield of the semiconductor device.

따라서 본 발명은 상기한 문제점을 해소하기 위한 것으로서, 본 발명의 목적은 비아 홀에 컨택 플러그를 형성할 때, SOG막의 수분 함유에 따른 비아 홀에서의 베리어 금속층 증착 불량을 방지하여 컨택 플러그의 수율을 높일 수 있는 반도체 소자 및 이의 제조 방법을 제공하는데 있다.Accordingly, the present invention is to solve the above problems, an object of the present invention is to prevent the poor deposition of the barrier metal layer in the via hole due to the moisture content of the SOG film when forming the contact plug in the via hole, the yield of the contact plug It is to provide a semiconductor device and a manufacturing method thereof that can be increased.

상기의 목적을 달성하기 위하여 본 발명은,In order to achieve the above object, the present invention,

반도체 기판 위에 서로간 간격을 두고 형성되는 금속 패턴과, 금속 패턴 상부에 비아 홀을 제공하며 금속 패턴 사이 공간에서 금속 패턴보다 큰 높이로 형성되는 층간 절연막과, 비아 홀에 매립되어 형성되는 컨택 플러그와, 컨택 플러그를 둘러싸며 비아 홀 측벽에 형성되어 층간 절연막으로부터 컨택 플러그를 향한 수분 확산을 차단하는 확산 방지막을 포함하는 반도체 소자를 제공한다.A metal pattern formed on the semiconductor substrate at intervals from each other, an interlayer insulating layer formed on the metal pattern at a height greater than that of the metal pattern in the space between the metal patterns, a contact plug formed in the via hole; And a diffusion barrier layer surrounding the contact plug and formed on the sidewall of the via hole to block moisture diffusion from the interlayer insulating layer toward the contact plug.

상기 층간 절연막은 라이너막과 SOG막 및 캡 절연막의 적층 구조로 이루어지며, 상기 컨택 플러그는 Ti/TiN으로 형성되는 베리어 금속층과 텅스텐(W)으로 형성되는 도전층으로 이루어진다.The interlayer insulating layer has a stacked structure of a liner layer, an SOG layer, and a cap insulating layer, and the contact plug includes a barrier metal layer formed of Ti / TiN and a conductive layer formed of tungsten (W).

상기 확산 방지막은 10∼2,000Å 두께를 갖는 산화막으로 이루어진다.The diffusion barrier consists of an oxide film having a thickness of 10 to 2,000 Å.

또한, 상기의 목적을 달성하기 위하여 본 발명은,In addition, the present invention, in order to achieve the above object,

금속 패턴들이 형성된 반도체 기판을 제공하는 단계와, 반도체 기판과 금속 패턴들의 표면을 따라 라이너막을 형성하는 단계와, 라이너막 위에 SOG막과 캡 절연막을 순차적으로 형성하는 단계와, 금속 패턴들 위로 비아 홀을 형성하고 순수로 세정하는 단계와, 반도체 기판을 열처리하여 SOG막의 수분을 외부로 확산시키는 단계와, 비아 홀의 측벽에 SOG막의 수분 확산을 억제하는 확산 방지막을 형성하는 단계와, 반도체 기판의 최상부에 베리어 금속층을 형성하는 단계와, 베리어 금속층 위에 도전층을 형성하고 이를 평탄화하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.Providing a semiconductor substrate having metal patterns formed thereon, forming a liner film along the surface of the semiconductor substrate and the metal patterns, sequentially forming an SOG film and a cap insulating film on the liner film, and via holes over the metal patterns Forming a rinse and cleaning with pure water, heat treating the semiconductor substrate to diffuse the moisture of the SOG film to the outside, forming a diffusion barrier film on the sidewall of the via hole to suppress the diffusion of the moisture of the SOG film, and at the top of the semiconductor substrate. It provides a method for manufacturing a semiconductor device comprising the step of forming a barrier metal layer, and forming a conductive layer on the barrier metal layer and planarize it.

상기 라이너막과 캡 절연막은 플라즈마 화학증착(PECVD; Plasma Enhanced Chemical Vapor Deposition) 방법으로 형성한다.The liner film and the cap insulating film are formed by a plasma enhanced chemical vapor deposition (PECVD) method.

상기 확산 방지막을 형성할 때에는 캡 절연막과 비아 홀의 표면을 따라 확산 방지막을 형성하고, 블랭킷 식각(blanket etch)을 통해 비아 홀의 측벽에만 확산 방지막을 선택적으로 잔류시킨다.When forming the diffusion barrier layer, a diffusion barrier layer is formed along the surfaces of the cap insulating layer and the via hole, and the diffusion barrier layer is selectively left only on the sidewalls of the via hole through a blanket etch.

상기 확산 방지막은 10∼2,000Å 두께의 산화막으로 형성한다.The diffusion barrier is formed of an oxide film having a thickness of 10 to 2,000 GPa.

이하, 첨부한 도면을 참고하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 4는 본 발명의 실시예에 따른 반도체 소자를 도시한 부분 단면도이다.4 is a partial cross-sectional view illustrating a semiconductor device in accordance with an embodiment of the present invention.

도면을 참고하면, 반도체 기판(2)에는 서로간 일정한 간격을 두고 금속 패턴(4)들이 위치하고, 금속 패턴(4)들 사이 공간에는 금속 패턴(4)보다 큰 높이로 형성되는 층간 절연막(6)이 위치하여 금속 패턴(4)들을 절연시킨다. 이 때, 층간 절연막(6)은 라이너막(8)과 에스오지(SOG; Spin On Glass)막(10) 및 캡 절연막(12)의 적층 구조로 이루어진다.Referring to the drawings, the metal pattern 4 is positioned on the semiconductor substrate 2 at regular intervals from each other, and the interlayer insulating film 6 formed at a height greater than the metal pattern 4 in the space between the metal patterns 4. This position insulates the metal patterns 4. At this time, the interlayer insulating film 6 has a laminated structure of a liner film 8, a spin on glass (SOG) film 10, and a cap insulating film 12.

그리고 금속 패턴(4)들 상부에는 비아 홀(14)이 형성되고, 비아 홀(14) 내부에는 베리어 금속층(16)과 도전층(18)으로 이루어진 컨택 플러그(20)가 형성된다. 베리어 금속층(16)과 도전층(18)은 각각 Ti/TiN과 텅스텐(W)으로 이루어지며, 베리어 금속층(16)은 도전층(18)의 접착력을 높이는 역할을 한다.The via hole 14 is formed on the metal patterns 4, and the contact plug 20 including the barrier metal layer 16 and the conductive layer 18 is formed in the via hole 14. The barrier metal layer 16 and the conductive layer 18 are made of Ti / TiN and tungsten (W), respectively, and the barrier metal layer 16 serves to increase the adhesion of the conductive layer 18.

여기서, 본 실시예에 의한 반도체 소자는 비아 홀(14) 측벽에 확산 방지막(22)을 형성하여 확산 방지막(22)이 층간 절연막(6), 특히 SOG막(10)과 컨택 플러그(20)의 접촉을 방지하면서 컨택 플러그(20)를 둘러싸도록 한다.In the semiconductor device according to the present exemplary embodiment, the diffusion barrier 22 is formed on the sidewalls of the via hole 14, so that the diffusion barrier 22 is formed of the interlayer insulating layer 6, in particular, the SOG layer 10 and the contact plug 20. It surrounds the contact plug 20 while preventing contact.

상기 확산 방지막(22)은 비아 홀(14) 형성 후 세정 공정에서 SOG막(10)에 함유된 수분이 베리어 금속 증착시 외부로 확산되어 베리어 금속층(16)의 증착 불량을 방지하기 위한 것으로서, SOG막(10)에 함유된 수분이 비아 홀(14)을 통해 외부로 확산되는 것을 원천적으로 차단한다. 이러한 확산 방지막(22)은 10∼2,000Å 두께로 형성되는 얇은 산화막으로 이루어진다.The diffusion barrier 22 is used to prevent poor deposition of the barrier metal layer 16 as moisture contained in the SOG film 10 is diffused to the outside during deposition of the barrier metal in the cleaning process after the via hole 14 is formed. Moisture contained in the membrane 10 is essentially blocked from spreading to the outside through the via hole 14. This diffusion barrier 22 is made of a thin oxide film formed to a thickness of 10 to 2,000 Å.

이로서 본 실시예에 의한 반도체 소자는 확산 방지막(22)에 의해 베리어 금속층(16)과 전도층(18)이 비아 홀(14)을 완전하게 채우면서 위치하도록 하여 컨택 플러그(20) 품질을 높이는 장점을 갖는다.As a result, the semiconductor device according to the present exemplary embodiment has the advantage that the barrier metal layer 16 and the conductive layer 18 are positioned to completely fill the via hole 14 by the diffusion barrier 22, thereby improving the quality of the contact plug 20. Has

상기한 구성의 반도체 소자는 다음과 같은 방법으로 제조할 수 있다.The semiconductor device having the above-described configuration can be manufactured by the following method.

도 5a∼도 5f는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 도시한 각 단계에서의 개략도이다.5A to 5F are schematic views at each step shown to explain a method for manufacturing a semiconductor device according to an embodiment of the present invention.

도 5a를 참고하면, 반도체 기판(2) 위에 소정의 간격을 두고 금속 패턴(4)을 형성하고, 반도체 기판(2)과 금속 패턴(4)들의 표면을 따라 플라즈마 화학증착(PECVD; Plasma Enhanced Chemical Vapor Deposition) 공정으로 라이너막(8)을 형성한다. 그리고 라이너막(8) 위에 SOG 물질을 도포하여 금속 패턴(4)들 사이 공간을 SOG막(10)으로 채우고, SOG막(10) 위에 PECVD 공정으로 캡 절연막(12)을 형성한다.Referring to FIG. 5A, a metal pattern 4 is formed on the semiconductor substrate 2 at predetermined intervals, and plasma enhanced chemical vapor deposition (PECVD) is formed along the surfaces of the semiconductor substrate 2 and the metal patterns 4. The liner film 8 is formed by a vapor deposition process. The SOG material is applied on the liner film 8 to fill the space between the metal patterns 4 with the SOG film 10, and the cap insulating film 12 is formed on the SOG film 10 by a PECVD process.

상기 라이너막(8)과 캡 절연막(12)은 실리콘 산화막 또는 실리콘 질화막으로 이루어지며, 캡 절연막(12) 형성 후 화학기계적 연마(CMP; Chemical Mechanical Polishing) 공정을 실시하여 캡 절연막(12)의 표면을 평탄화한다.The liner layer 8 and the cap insulating layer 12 may be formed of a silicon oxide layer or a silicon nitride layer, and after forming the cap insulating layer 12, a chemical mechanical polishing (CMP) process may be performed to form a surface of the cap insulating layer 12. Planarize.

도 5b를 참고하면, 공지의 포토리소그래피 공정을 통해 금속 패턴(4) 상부의 캡 절연막(12)과 SOG막(10) 및 라이너막(8)을 순차적으로 식각하여 비아 홀(14)을 형성하고, 초순수로 세정하여 금속 패턴(4)의 표면을 노출시킨다.Referring to FIG. 5B, the via hole 14 is formed by sequentially etching the cap insulating film 12, the SOG film 10, and the liner film 8 on the metal pattern 4 through a known photolithography process. The surface of the metal pattern 4 is exposed by washing with ultrapure water.

이 때, 세정 과정에서 SOG막(10)이 수분을 함유하게 되므로, 열처리 공정을 실시하여 SOG막(10)의 수분을 외부로 확산시킴으로써 SOG막(10)의 수분 함량을 감소시킨다. 열처리 공정은 250∼300℃의 진공 분위기에서 2분 미만으로 실시한다.At this time, since the SOG film 10 contains moisture in the cleaning process, the moisture content of the SOG film 10 is reduced by performing a heat treatment process to diffuse the moisture of the SOG film 10 to the outside. The heat treatment step is carried out in less than 2 minutes in a vacuum atmosphere of 250 to 300 ℃.

이와 같이 세정 후 열처리 공정을 실시하면, 열처리 공정이 종래의 탈가스 공정보다 SOG막(10)의 수분 확산 효과가 크기 때문에, SOG막(10)의 수분 함유율을 크게 낮출 수 있으며, 종횡비가 큰 비아 홀에 더욱 효과적이다.When the heat treatment step after cleaning is performed in this manner, the heat treatment step has a larger water diffusion effect than that of the conventional degassing step, so that the water content of the SOG film 10 can be significantly lowered, and the via having a large aspect ratio can be obtained. More effective in the hall

도 5c와 도 5d를 참고하면, 캡 절연막(12)과 비아 홀(14)의 표면을 따라 확산 방지막(22)을 형성한다. 그리고 블랭킷 식각(blanket etch) 공정을 실시하여 금속 패턴(4) 표면과 캡 절연막(12) 표면의 확산 방지막(22)을 제거함으로써 비아 홀(14)의 측벽에만 확산 방지막(22)을 선택적으로 잔류시킨다.5C and 5D, a diffusion barrier 22 is formed along the surfaces of the cap insulating layer 12 and the via hole 14. A blanket etch process is performed to remove the diffusion barrier 22 on the surface of the metal pattern 4 and the cap insulation layer 12, thereby selectively remaining the diffusion barrier 22 only on the sidewalls of the via holes 14. Let's do it.

상기 확산 방지막(22)은 10∼2,000Å 두께로 형성되는 산화막으로 이루어지며, 바람직하게 열처리 공정과 산화막 증착 공정을 증착장치 내에서 연속으로 진행한다. 확산 방지막(22)은 SOG막(10)의 수분이 외부로 확산되는 것을 원천적으로 차단하여 이후 진행되는 베리어 금속 증착을 용이하게 한다.The diffusion barrier 22 is formed of an oxide film having a thickness of 10 to 2,000 kPa, and preferably, the heat treatment process and the oxide film deposition process are continuously performed in the deposition apparatus. The diffusion barrier 22 fundamentally blocks diffusion of moisture in the SOG film 10 to the outside, thereby facilitating subsequent barrier metal deposition.

도 5e를 참고하면, 캡 절연막(12)과 확산 방지막(22) 및 금속 패턴(4)의 표면을 따라 베리어 금속층(16)을 형성한다. 베리어 금속층(16)은 Ti/TiN으로 이루어지며, 이후 형성되는 텅스텐층(18)의 접착력을 높이는 역할을 한다. 이 때, 베리어 금속층(16)은 전술한 열처리 공정과 확산 방지막(22)을 통해 SOG막(10)에 함유된 수분의 영향을 받지 않으므로, 비아 홀(14) 내에 정확하게 증착된다.Referring to FIG. 5E, the barrier metal layer 16 is formed along the cap insulation layer 12, the diffusion barrier layer 22, and the metal pattern 4. Barrier metal layer 16 is made of Ti / TiN, and serves to increase the adhesion of the tungsten layer 18 is formed later. At this time, since the barrier metal layer 16 is not affected by the moisture contained in the SOG film 10 through the above-described heat treatment process and the diffusion barrier 22, the barrier metal layer 16 is accurately deposited in the via hole 14.

도 5f를 참고하면, 구조물의 최상부에 CVD 공정으로 텅스텐을 증착하여 텅스텐층(18)을 형성한다. 텅스텐층(18)은 전술한 베리어 금속층(16)에 의해 비아 홀(14)을 완전하게 채우며 위치한다. 그리고 CMP 공정을 통해 텅스텐층(18)을 평탄화하여 도 4에 도시한 컨택 플러그(20)와 층간 절연막(6)을 완성한다.Referring to FIG. 5F, tungsten is deposited on the top of the structure by CVD to form a tungsten layer 18. The tungsten layer 18 is positioned to completely fill the via hole 14 by the barrier metal layer 16 described above. Then, the tungsten layer 18 is planarized through the CMP process to complete the contact plug 20 and the interlayer insulating film 6 shown in FIG. 4.

이러한 일련의 제조 과정에 있어서, 본 발명은 비아 홀(14) 세정 후 열처리를 통해 SOG막(10)의 수분 함유량을 감소시키고, 비아 홀(14) 측벽에 확산 방지막(22)을 형성하여 SOG막(10)의 잔류 수분이 외부로 확산되는 것을 원천적으로 차단한다. 이로서 비아 홀(14)에 베리어 금속층(16)과 텅스텐층(18)을 원활하게 형성하여 컨택 플러그(20) 불량을 최소화한다.In this series of manufacturing processes, the present invention reduces the water content of the SOG film 10 through heat treatment after cleaning the via hole 14, and forms a diffusion barrier 22 on the sidewall of the via hole 14 to form an SOG film. The residual moisture of (10) is blocked at the source. As a result, the barrier metal layer 16 and the tungsten layer 18 are smoothly formed in the via hole 14, thereby minimizing defects of the contact plug 20.

상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.Although the preferred embodiments of the present invention have been described above, the present invention is not limited thereto, and various modifications and changes can be made within the scope of the claims and the detailed description of the invention and the accompanying drawings. Naturally, it belongs to

이와 같이 본 발명에 따르면, 비아 홀 세정 후 열처리를 통해 SOG막의 수분 함유량을 감소시키고, 비아 홀 측벽에 확산 방지막을 형성하여 SOG막의 잔류 수분이 외부로 확산되는 것을 원천적으로 차단한다. 따라서 본 발명은 비아 홀에 베리어 금속층과 텅스텐층을 원활하게 형성하여 컨택 플러그 품질을 높이고, 소자의 신 뢰성과 수율을 높이는 효과가 있다.As described above, according to the present invention, the water content of the SOG film is reduced through the heat treatment after the via hole cleaning, and a diffusion barrier layer is formed on the sidewalls of the via hole, thereby preventing the residual moisture of the SOG film from diffusing to the outside. Therefore, the present invention has the effect of smoothly forming the barrier metal layer and the tungsten layer in the via hole, thereby improving the contact plug quality and increasing the reliability and yield of the device.

Claims (10)

반도체 기판 위에 서로 간격을 두고 형성되는 금속 패턴;Metal patterns formed on the semiconductor substrate at intervals from each other; 상기 금속 패턴 상부에 비아 홀을 제공하며 금속 패턴 사이 공간에서 금속 패턴보다 높게 형성되어 있는 층간 절연막;An interlayer insulating layer formed on the metal pattern and having a via hole formed therein and higher than the metal pattern in a space between the metal patterns; 상기 비아 홀에 매립되어 형성되는 컨택 플러그; 및A contact plug buried in the via hole; And 상기 컨택 플러그를 둘러싸며 상기 비아 홀 측벽에 형성되어 상기 층간 절연막으로부터 컨택 플러그를 향한 수분 확산을 차단하며 산화막으로 이루어진 확산 방지막A diffusion barrier formed around the contact plug and formed on a sidewall of the via hole to block moisture diffusion from the interlayer insulating layer toward the contact plug and to form an oxide film; 을 포함하는 반도체 소자.Semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 층간 절연막이 라이너막과 에스오지(SOG; SPin On Glass)막 및 캡 절연막을 포함하는 반도체 소자.The interlayer insulating film may include a liner film, a spin on glass (SOG) film, and a cap insulating film. 제1항에 있어서,The method of claim 1, 상기 컨택 플러그가 Ti/TiN으로 형성되는 베리어 금속층과, 텅스텐(W)으로 형성되는 도전층을 포함하는 반도체 소자.And a barrier metal layer formed of Ti / TiN and a conductive layer formed of tungsten (W). 제1항에 있어서,The method of claim 1, 상기 확산 방지막이 10 내지 2,000Å 두께를 가지는 반도체 소자.The diffusion barrier is a semiconductor device having a thickness of 10 to 2,000Å. 금속 패턴들이 형성된 반도체 기판을 제공하는 단계;Providing a semiconductor substrate having metal patterns formed thereon; 상기 반도체 기판과 금속 패턴들의 표면을 따라 라이너막을 형성하는 단계;Forming a liner film along a surface of the semiconductor substrate and the metal patterns; 상기 라이너막 위에 에스오지(SOG; Spin On Glass)막과 캡 절연막을 순차적으로 형성하는 단계;Sequentially forming a spin on glass (SOG) film and a cap insulating film on the liner film; 상기 금속 패턴들 위로 비아 홀을 형성하고 순수로 세정하는 단계;Forming via holes over the metal patterns and cleaning with pure water; 상기 반도체 기판을 열처리하여 SOG막의 수분을 외부로 확산시키는 단계;Heat-treating the semiconductor substrate to diffuse moisture in an SOG film to the outside; 상기 비아 홀의 측벽에 SOG막의 수분 확산을 억제하며 산화막으로 이루어진 확산 방지막을 형성하는 단계;Forming a diffusion barrier layer formed on an sidewall of the via hole to suppress moisture diffusion of the SOG film and to form an oxide film; 상기 반도체 기판의 최상부에 베리어 금속층을 형성하는 단계; 및Forming a barrier metal layer on top of the semiconductor substrate; And 상기 베리어 금속층 위에 도전층을 형성하고 이를 평탄화하는 단계Forming a conductive layer on the barrier metal layer and planarizing the conductive layer 를 포함하는 반도체 소자의 제조 방법.Method for manufacturing a semiconductor device comprising a. 제5항에 있어서,The method of claim 5, 상기 라이너막과 캡 절연막을 플라즈마 화학증착(PECVD; Plasma Enhanced Chemical Vapor Deposition) 방법으로 형성하는 반도체 소자의 제조 방법.The liner film and the cap insulating film is a semiconductor device manufacturing method of forming a plasma enhanced chemical vapor deposition (PECVD) method. 제5항에 있어서,The method of claim 5, 상기 열처리 단계를 250∼300℃의 진공 분위기에서 2분 미만으로 실시하는 반도체 소자의 제조 방법.The heat treatment step is carried out in a vacuum atmosphere of 250 ~ 300 ℃ less than 2 minutes. 제5항에 있어서,The method of claim 5, 상기 확산 방지막을 형성할 때에 상기 캡 절연막과 비아 홀의 표면을 따라 확산 방지막을 형성하고, 블랭킷 식각(blanket etch)을 통해 비아 홀의 측벽에만 확산 방지막을 선택적으로 잔류시키는 반도체 소자의 제조 방법.And forming a diffusion barrier along the surfaces of the cap insulating film and the via hole when the diffusion barrier is formed, and selectively leaving the diffusion barrier only on sidewalls of the via hole through a blanket etch. 제5항에 있어서,The method of claim 5, 상기 확산 방지막을 10∼2,000Å 두께의 산화막으로 형성하는 반도체 소자의 제조 방법.A method of manufacturing a semiconductor device, wherein the diffusion barrier is formed of an oxide film having a thickness of 10 to 2,000 Å. 제5항에 있어서,The method of claim 5, 상기 열처리와 확산 방지막 형성 공정을 증착장치 내에서 연속으로 진행하는 반도체 소자의 제조 방법.A method of manufacturing a semiconductor device in which the heat treatment and the diffusion barrier film forming process are continuously performed in a deposition apparatus.
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