KR100717823B1 - Method for forming inter metal dielectric layer in semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 금속배선 간에 절연을 위해 개재되는 IMD막의 총 유전상수값을 감소시켜 반도체 소자의 미세화로 인해 발생되는 RC 지연과, 이로 인하여 야기되는 노이즈(noise) 발생에 의한 상호간섭을 방지할 수 있는 반도체 소자의 IMD막 형성방법에 관한 것으로, 이를 위해 본 발명은, 소정 간격을 두고 이격된 복수의 금속배선이 형성된 기판을 제공하는 단계와, 상기 금속배선 간의 스페이스를 포함한 상기 기판 상의 단차를 따라 PECVD 방식으로 라이너 절연막을 형성하는 단계와, 상기 금속배선 간의 스페이스가 매립되도록 상기 라이너 절연막 상부에 SOG막을 도포하는 단계와, 상기 SOG막 상부에 상기 라이너 절연막과 동일한 방식으로 캐핑 절연막을 형성하는 단계를 포함하며, 상기 라이너 절연막은 유전상수가 2.5 내지 2.8 대역 또는 3.0 내지 3.2 대역을 갖는 물질로 형성하는 것을 특징으로 하는 반도체 소자의 IMD막 형성방법을 제공한다.The present invention reduces the total dielectric constant value of an IMD film interposed between metal wirings of semiconductor devices to prevent RC delay caused by miniaturization of semiconductor devices and mutual interference caused by noise caused thereby The present invention relates to a method for forming an IMD film of a semiconductor device, comprising the steps of: providing a substrate having a plurality of metal wirings spaced apart at a predetermined interval; A step of forming a liner insulating film by a PECVD method, a step of applying an SOG film on the liner insulating film so that a space between the metal wirings is buried, and a capping insulating film being formed on the SOG film in the same manner as the liner insulating film Wherein the liner insulating film has a dielectric constant in the range of 2.5 to 2.8 or 3.0 to 3 2 < / RTI > band. ≪ Desc / Clms Page number 2 >

반도체 소자, 금속배선, 절연막, 유전상수, RC 지연, cross_talk. Semiconductor device, Metal wiring, Dielectric constant, Dielectric constant, RC delay, cross_talk.

Description

반도체 소자의 아이엠디막 형성방법{METHOD FOR FORMING INTER METAL DIELECTRIC LAYER IN SEMICONDUCTOR DEVICE} TECHNICAL FIELD [0001] The present invention relates to a method for forming an IMD film of a semiconductor device,             

도 1 및 도 2는 종래기술에 따른 반도체 소자의 아이엠디막(IMD) 형성방법을 도시한 단면도. 1 and 2 are sectional views showing a method of forming an IMD of a semiconductor device according to the related art.

도 3 및 도 4는 본 발명의 바람직한 실시예에 따른 반도체 소자의 아이엠디막 형성방법을 도시한 단면도. 3 and 4 are cross-sectional views illustrating a method of forming an IMD film of a semiconductor device according to a preferred embodiment of the present invention.

도 5는 본 발명의 다른 실시예에 따른 반도체 소자의 아이엠디막 형성방법을 도시한 단면도.
5 is a cross-sectional view illustrating a method of forming an IMD film of a semiconductor device according to another embodiment of the present invention.

〈도면의 주요 부분에 대한 부호의 설명〉Description of the Related Art

10, 110, 210 : 반도체 기판10, 110 and 210: semiconductor substrate

11, 111, 211 : 금속배선11, 111, 211: metal wiring

12 : 라이너 산화막12: liner oxide film

13, 113 : SOG13, 113: SOG

14 : 캐핑 산화막14: capping oxide film

112 : 라이너 절연막 112: liner insulating film                 

114 : 캐핑 절연막114: capping insulating film

212 : HDP CVD 절연막
212: HDP CVD insulating film

본 발명은 반도체 소자의 아이엠디(Inter Metal Dielectric, 이하, IMD라 함)막 형성방법에 관한 것으로, 특히 반도체 소자의 금속배선 간에 절연을 위한 IMD막 형성방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming an IMD (Inter-Metal Dielectric) film of a semiconductor device, and more particularly, to a method of forming an IMD film for insulation between metal wirings of a semiconductor device.

반도체 소자의 제조공정에서 상하부 금속배선 간을 절연시키기 위하여 단층막 또는 절연막 들이 적어도 2층 이상 적층된 적층 구조로 형성된 IMD막이 널리 사용된다. 이러한 IMD막으로는 SOG(Spin On Glass)막, USG(Un-doped Silicate Glass)막, PE-TEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate)막, HDP(High Density Plasma)막 등이 있다. An IMD film formed in a laminated structure in which at least two layers of a single layer film or an insulating film are laminated is widely used in order to insulate upper and lower metal wiring lines in a semiconductor device manufacturing process. Examples of the IMD film include a spin on glass (SOG) film, a un-doped silicate glass (USG) film, a plasma enhanced tetraethyl ortho silicate (PE-TEOS) film, and a high density plasma (HDP) film.

이하, 종래기술에 따른 반도체 소자의 IMD막 형성방법을 도 1 및 도 2를 참조하여 설명한다. Hereinafter, a conventional method for forming an IMD film of a semiconductor device will be described with reference to FIGS. 1 and 2. FIG.

도 1에 도시된 바와 같이, 복수의 금속패턴(11)이 형성된 기판(10) 상부의 단차를 따라 라이너(liner) 산화막(12)을 형성한다. 이때, 라이너 산화막(12)은 SiH4 USG막 또는 PE-TEOS막 등으로 형성한다. As shown in FIG. 1, a liner oxide film 12 is formed along a stepped portion on a substrate 10 on which a plurality of metal patterns 11 are formed. At this time, the liner oxide film 12 is formed of an SiH 4 USG film, a PE-TEOS film or the like.

이어서, 도 2에 도시된 바와 같이, 라이너 산화막(12) 상에 갭필(Gap-fill) 특성과 플로우(flow) 특성이 우수한 SOG막(13)을 형성한다. 그런 다음, SOG막(13) 상에 캐핑(capping) 산화막(14)을 2000Å 내지 6000Å의 두께로 증착한다. 이때, 캐핑 산화막(14)은 라이너 산화막(12)과 마찬가지로, SiH4 USG막 또는 PE-TEOS 막 등의 실리콘계 산화막으로 형성한다. Then, as shown in FIG. 2, an SOG film 13 having excellent gap-fill characteristics and flow characteristics is formed on the liner oxide film 12. Then, a capping oxide film 14 is deposited on the SOG film 13 to a thickness of 2000 Å to 6000 Å. At this time, the capping oxide film 14 is formed of a silicon oxide film such as a SiH 4 USG film or a PE-TEOS film in the same manner as the liner oxide film 12.

다른 방법으로는 도시되진 않았지만, HDP CVD(Chemical Vapor Deposition)로 IMD막을 형성한다. Although not shown otherwise, it forms an IMD film with HDP CVD (Chemical Vapor Deposition).

상기에서 설명한 IMD막으로 사용되는 절연막들의 유전상수 값(k)을 살펴보면, SiH4 USG막 및 PE-TEOS막은 4.1의 유전상수값을 갖고, 실리콘계 SOG막 중 유전상수 값이 낮은 HSQ(Hydrogen Silesqioxane) SOG막은 3.0 내지 3.2의 유전상수값을 갖는다. HDP막은 4.1 정도의 유전상수값을 갖는다. The dielectric constant value (k) of the insulating films used as the IMD film described above indicates that the SiH 4 USG film and the PE-TEOS film have a dielectric constant value of 4.1, and HSQ (Hydrogen Silesqioxane) having a low dielectric constant value in the silicon- The SOG film has a dielectric constant value of 3.0 to 3.2. The HDP film has a dielectric constant value of about 4.1.

그러나, 종래기술에 따른 IMD막 형성방법을 통해 형성된 IMD막의 총 유전상수값은 너무 높다. 이에 따라, 100nm 이하로 소자가 고집적화되어 감에 따라 야기될 수 있는 RC(Resistance-Capacitance) 지연과, 이로 인한 상호간섭(corss-talk)을 쉽게 유발시키는 원인이 된다. 결국, 반도체 소자의 동작특성을 열화시키는 문제점이 발생한다.
However, the total dielectric constant value of the IMD film formed through the conventional IMD film forming method is too high. Therefore, the resistance (capacitance) delay and the corss-talk caused by the high integration of the device below 100 nm are easily caused. As a result, there arises a problem of deteriorating the operational characteristics of the semiconductor device.

따라서, 본 발명은 상기한 문제점을 해결하기 위하여 제안된 것으로, 반도체 소자의 금속배선 간에 절연을 위해 개재되는 IMD막의 총 유전상수값을 감소시켜 반도체 소자의 미세화로 인해 발생되는 RC 지연과, 이로 인하여 야기되는 노이즈(noise) 발생에 의한 상호간섭을 방지할 수 있는 반도체 소자의 IMD막 형성방법을 제공하는데 그 목적이 있다.
SUMMARY OF THE INVENTION Accordingly, the present invention has been made in order to solve the above-mentioned problems, and it is an object of the present invention to reduce the total dielectric constant value of an IMD film interposed between metal wirings of semiconductor devices to reduce RC delays caused by miniaturization of semiconductor devices, And an object of the present invention is to provide a method of forming an IMD film of a semiconductor device capable of preventing mutual interference caused by generation of noise.

상기에서 설명한 목적을 달성하기 위한 일측면에 따른 본 발명은, 소정 간격을 두고 이격된 복수의 금속배선이 형성된 기판을 제공하는 단계와, 상기 금속배선 간의 스페이스를 포함한 상기 기판 상의 단차를 따라 PECVD 방식으로 라이너 절연막을 형성하는 단계와, 상기 금속배선 간의 스페이스가 매립되도록 상기 라이너 절연막 상부에 SOG막을 도포하는 단계와, 상기 SOG막 상부에 상기 라이너 절연막과 동일한 방식으로 캐핑 절연막을 형성하는 단계를 포함하며, 상기 라이너 절연막은 유전상수가 2.5 내지 2.8 대역 또는 3.0 내지 3.2 대역을 갖는 물질로 형성하는 것을 특징으로 하는 반도체 소자의 IMD막 형성방법을 제공한다.According to one aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: providing a substrate having a plurality of metal wirings spaced apart from each other by a predetermined distance; A step of forming a liner insulating film on the liner insulating film, a step of applying a SOG film on the liner insulating film so that a space between the metal wirings is buried, and a step of forming a capping insulating film on the SOG film in the same manner as the liner insulating film And the liner insulating film is formed of a material having a dielectric constant of 2.5 to 2.8 or 3.0 to 3.2.

또한, 상기에서 설명한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 소정 간격을 두고 이격된 복수의 금속배선이 형성된 기판을 제공하는 단계와, 상기 금속배선 간의 스페이스가 매립되도록 HDP CVD 방식으로 절연막을 증착하는 단계와, 상기 절연막을 평탄화하는 단계를 포함하는 반도체 소자의 IMD막 형성방법을 제공한다. According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: providing a substrate having a plurality of metal wires spaced apart from each other by a predetermined distance; And a step of planarizing the insulating film. The present invention also provides a method of forming an IMD film of a semiconductor device.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 다양한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings, so that those skilled in the art can easily carry out the technical idea of the present invention. .

도 3 및 도 4는 본 발명의 바람직한 일실시예에 따른 반도체 소자의 IMD막 형성방법을 설명하기 위하여 도시한 단면도들이다. 여기서, 도 3 및 도 4에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 수행하는 동일 구성요소이다. FIGS. 3 and 4 are cross-sectional views illustrating a method of forming an IMD film of a semiconductor device according to an embodiment of the present invention. Here, among the reference numerals shown in Figs. 3 and 4, the same reference numerals denote the same components performing the same function.

먼저, 도 3에 도시된 바와 같이, 반도체 기판(110) 상에 금속층을 증착한 후 이를 패터닝하여 복수의 금속패턴(111)을 형성한다. 여기서, 금속패턴(111)은 금속배선일 수 있다. 3, a plurality of metal patterns 111 are formed by depositing a metal layer on a semiconductor substrate 110 and then patterning the metal layer. Here, the metal pattern 111 may be a metal wiring.

이어서, 후속 IMD막 증착공정을 진행하기 전에 EM/SM 신뢰성 향상 및 IMD막 간의 접착력을 증대시키기 위하여 후속 라이너 절연막(112) 증착공정시 사용되는 PECVD 장비 내에서 O2 플라즈마, N2 플라즈마 또는 NH3 플라즈마를 이용하여 금속배 선(112) 표면을 처리한다. Then, before proceeding with the subsequent IMD layer deposition process EM / SM reliability enhancement and O 2 plasma in the PECVD equipment used in the insulating film deposition process 112 subsequent liner to enhance the adhesion between the IMD film, N 2 plasma or NH 3 Plasma is used to treat the metal wire 112 surface.

이어서, 금속배선(111)을 포함한 기판(110) 상부의 단차를 따라 저유전율(Low k)을 갖는 라이너 절연막(112)을 증착한다. 이때, 라이너 절연막(112)은 PECVD 장비를 이용하여 형성하되, 라이너 절연막(112)의 유전상수 값(k)은 2.5 내지 2.8 대역 또는 3.0 내지 3.2 대역을 갖고, 그 증착 두께는 사이드월 스텝 커버리지(sidewall step coverage)를 고려하여 100 내지 3000Å으로 하는 것이 바람직하다. 또한, 라이너 절연막(112)은 금속배선(112) 간의 EM/SM 신뢰성을 높이고, 상호간섭을 최소화하기 위해 금속배선(112) 간 스페이스(space) 대비 50 내지 300%의 두께로 증착되도록 형성한다. Subsequently, a liner insulating film 112 having a low dielectric constant (Low k) is deposited along a step on the substrate 110 including the metal wiring 111. In this case, the liner insulating film 112 is formed using PECVD equipment, wherein the dielectric constant value k of the liner insulating film 112 has a band of 2.5 to 2.8 or a band of 3.0 to 3.2, and the deposition thickness thereof is a side wall step coverage sidewall step coverage is taken into account. The liner insulating film 112 is formed to have a thickness of 50 to 300% of the space between the metal wires 112 in order to increase the EM / SM reliability between the metal wires 112 and minimize mutual interference.

여기서, 라이너 절연막(112)은 CCP(Capacitive-Couled Plasma) 타입의 PECVD 장비에서 실리콘을 함유한 가스, 예컨대, SiH4 또는 Si2H6와 카본(carbon)을 함유한 가스, 예컨대, CH4, C2H2, C2H6 및 S2H 5OH 중 어느 하나의 가스가 혼합된 혼합가스를 이용하여 형성한다. 다른 방법으로는, CCP(Capacitive-Couled Plasma) 타입의 PECVD 장비에서 실리콘과 카본이 연결된 구조의 복합 가스, 예컨대, (CH3)3SiH 또는 (CH3)4Si와, 산소(O2)를 포함한 가스, 예컨대, O2 또는 N2 0 가스를 혼합한 혼합가스를 이용한다. 또한, 박막의 균일도 및 증착속도를 조절하기 위하여 He 또는 Ar 가스를 혼합할 수도 있다. 이때, PECVD 장비의 챔버 내부 조건은 다음과 같다. 우선, 300 내지 600℃의 온도하에서 플라즈마를 발생시키는 소오스 파워(RF power)를 100 내지 3000W 인가하고, 박막의 유전상수 값 및 밀도를 조절하기 위해 기판(110)에 바이어스 파워(bias power)를 1 내지 1000W 인가하는 조건으로 실시한다. 그리고, 압력은 1 내지 10Torr로 한다.Here, the liner insulating film 112 is a CCP (Capacitive-Couled Plasma) containing silicon gas in the PECVD equipment of the type, for example, SiH 4 or Si 2 H 6 and containing carbon (carbon) gases, e.g., CH 4, C 2 H 2 , C 2 H 6, and S 2 H 5 OH. Alternatively, a composite gas having a structure in which silicon and carbon are connected, for example, (CH 3 ) 3 SiH or (CH 3 ) 4 Si and oxygen (O 2 ) in a capacitive-coupled plasma (CCP) For example, a mixed gas obtained by mixing O 2 or N 2 O gas is used. In addition, He or Ar gas may be mixed to control the uniformity of the thin film and the deposition rate. At this time, the internal conditions of the chamber of the PECVD equipment are as follows. First, RF power of 100 to 3000 W is applied to generate a plasma at a temperature of 300 to 600 ° C., and a bias power is set to 1 (1) to the substrate 110 to control the dielectric constant value and the density of the thin film. To 1000W. The pressure is 1 to 10 Torr.

이어서, 도 4에 도시된 바와 같이, 라이너 절연막(112) 상부에 갭필(gap fill) 특성 및 유동성이 좋은 SOG막(113)을 도핑한 후 열처리(curing) 공정을 실시한다. 이를 통해, 이웃하게 형성된 금속배선(111) 간의 좁은 틈을 매립시키는 것이 가능하다. 여기서, SOG막(113)은 유전상수가 2.8 내지 3.2 대역 또는 2.0 내지 2.8 대역을 갖는 HOSP, SiLK, XLK 및 SLK 중 어느 하나로 형성한다. 또는, SOG막(113)은 유전상수가 3.0 내지 3.2 대역을 갖는 HSQ로 형성한다. Then, as shown in FIG. 4, a SOG film 113 having a gap fill property and good fluidity is doped on the liner insulating film 112, and then a heat treatment process is performed. Thus, it is possible to fill a narrow gap between the adjacent metal wirings 111. [ Here, the SOG film 113 is formed of any one of HOSP, SiLK, XLK, and SLK having a dielectric constant of 2.8 to 3.2 bands or 2.0 to 2.8 bands. Alternatively, the SOG film 113 is formed of HSQ having a dielectric constant of 3.0 to 3.2 bands.

이어서, SOG막(113)의 상부에 캐핑 절연막(114)을 형성한다. 여기서, 캐핑 절연막은 라이너 절연막(112)과 동일한 물질과 동일한 방법으로 형성하거나, SiO2막으로 형성한다. 이때, SiO2막을 캐핑 절연막(114)으로 사용하려면 SiO2막의 유전상수 값이 높기 때문에 SiO2막을 라이너 절연막(112)보다 두껍게 형성하는 것이 바람직하다. Then, a capping insulating film 114 is formed on the SOG film 113. Here, the capping insulating film is formed in the same manner as the material of the liner insulating film 112, or is formed of an SiO 2 film. In this case, to use SiO 2 film with a capping insulating film 114 because the SiO 2 film, a high dielectric constant is preferably formed to be thicker than the SiO 2 film liner insulating film 112.

도 5는 본 발명의 다른 실시예에 따른 반도체 소자의 IMD막 형성방법을 설명하기 위한 단면도다. 5 is a cross-sectional view illustrating a method of forming an IMD film of a semiconductor device according to another embodiment of the present invention.

도 5에 도시된 바와 같이, 반도체 기판(210) 상에 금속배선 패터닝 공정을 실시하여 복수의 금속배선(211)을 형성한 후 HDP CVD 공정을 실시하여 HDP CVD막(212)을 증착한다. 이때, HDP CVD 공정은 갭필 특성이 좋은 HDP CVD 장비를 이용하여 실리콘과 카본이 연결된 복합 가스, 예컨대, (CH3)3SiH, (CH3)4 Si 가스와, 산소를 포함한 가스, 예컨대, O2 또는 N2O 가스와, 불활성 가스, 예컨대, He 또는 Ar 가스를 혼합하여 사용한다. 그리고, 소오스 파워는 2000 내지 5000W, 바이어스 파워는 0 내지 4000W, 압력은 1 내지 50mTorr, 온도는 200 내지 500℃의 조건으로 실시함으로써 유전상수 값이 2.2 내지 2.8로 낮은 HDP CVD 저유전막(212)을 형성할 수 있다.As shown in FIG. 5, a metal wiring patterning process is performed on the semiconductor substrate 210 to form a plurality of metal wirings 211, and then an HDP CVD process is performed to deposit the HDP CVD film 212. At this time, the HDP CVD process uses a mixed gas of silicon and carbon, for example, (CH 3 ) 3 SiH, (CH 3 ) 4 Si gas and oxygen-containing gas such as O 2 or N 2 O gas and an inert gas such as He or Ar gas are mixed and used. The HDP CVD low dielectric film 212 having a low dielectric constant value of 2.2 to 2.8 is formed by performing the process under conditions of a source power of 2000 to 5000 W, a bias power of 0 to 4000 W, a pressure of 1 to 50 mTorr and a temperature of 200 to 500 ° C .

이어서, CMP 평탄화공정을 실시하여 금속배선 간 층간절연막을 형성한다. Then, a CMP planarization process is performed to form an interlayer insulating film between the metal wirings.

앞서 언급한 바와 같이 종래에는 반도체 소자의 집적화에 따라 금속배선 간격이 좁아져 RC 지연(delay)이나 상호 간섭(cross talk) 등의 문제점이 발생하였고, 본 발명에서는 이를 해결하기 위해서 유전상수 값(k)이 낮은 저유전(Low k) 물질을 사용하여 IMD막을 형성하고 있다. 즉, 금속배선 형성 후 절연막을 증착할 때에는 SOG막이 제조 비용 측면에서 유리하다. 그러나, SOG막은 막질이 포러스(porous)한 특성을 갖고 있어 SOG막 금속배선 상에 바로 형성하게 되면 금속배선의 EM/SM 신뢰성이 급격히 떨어지게 된다.As described above, conventionally, the metal wiring interval is narrowed due to the integration of semiconductor devices, and problems such as RC delay and cross talk have arisen. In order to solve this problem, the dielectric constant value k ) Low low dielectric constant (low k) material is used to form the IMD film. That is, the SOG film is advantageous in terms of the production cost when the insulating film is deposited after forming the metal wiring. However, since the SOG film has a porous property, if the SOG film is formed directly on the metal wiring of the SOG film, the EM / SM reliability of the metal wiring is drastically deteriorated.

따러서, 본 발명의 다양한 실시예에서는 구조적으로 단단하여 스트레스 컨트롤(stress control)이 가능한 PECVD 라이너 절연막을 SOG 막의 상하부에 형성함으로써, 반도체 소자의 미세화로 인해 발생되는 RC 지연 및 상호간섭을 방지할 수 있고, 이에 따라 금속배선의 EM/SM 신뢰성을 향상시켜 금속배선의 전기적 패일을 감소킬 수 있도록 한다.According to various embodiments of the present invention, a PECVD liner insulating film which is structurally hard and capable of stress control is formed on the upper and lower portions of the SOG film, thereby preventing RC delay and mutual interference caused by miniaturization of semiconductor devices Thereby enhancing the EM / SM reliability of the metal wiring, thereby reducing electrical failures of the metal wiring.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으 나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
It is to be noted that the technical spirit of the present invention has been specifically described in accordance with the above preferred embodiments, but it should be noted that the above-mentioned embodiments are intended to be illustrative and not restrictive. In addition, it will be understood by those of ordinary skill in the art that various embodiments are possible within the scope of the technical idea of the present invention.

이상에서 설명한 바와 같이, 본 발명에 의하면, 반도체 소자의 금속배선 간 절연막 형성시 구조적으로 단단하여 스트레스 컨트롤(stress control)이 가능한 PECVD 라이너 절연막을 저유전율(Low k)을 갖는 SOG 막의 상하부에 형성함으로써, 반도체 소자의 미세화로 인해 발생되는 RC 지연 및 상호 간섭(cross-talk)를 방지할 수 있고, 이에 따라 금속배선의 EM/SM 신뢰성을 향상시켜 금속배선의 전기적 패일을 감소킬 수 있다.As described above, according to the present invention, a PECVD liner insulating film which is structurally hard and stress-controllable when forming an insulating film between metal wires of a semiconductor device is formed on the upper and lower portions of a SOG film having a low dielectric constant (Low k) , RC delay and cross-talk caused by miniaturization of semiconductor devices can be prevented, and thus the EM / SM reliability of the metal wiring can be improved, and the electrical failures of the metal wiring can be reduced.

따라서, 금속배선의 EM/SM 신뢰성을 향상시켜 금속배선의 전기적 패일(fail)을 감소킬 수 있다.Therefore, the EM / SM reliability of the metal wiring can be improved and the electrical fail of the metal wiring can be reduced.

Claims (20)

소정 간격을 두고 이격된 복수의 금속배선이 형성된 기판을 제공하는 단계;Providing a substrate on which a plurality of metal wirings spaced apart at a predetermined interval are formed; 상기 금속배선 간의 스페이스를 포함한 상기 기판 상의 단차를 따라 PECVD 방식으로 라이너 절연막을 형성하는 단계;Forming a liner insulating film by a PECVD method along a step on the substrate including a space between the metal wirings; 상기 금속배선 간의 스페이스가 매립되도록 상기 라이너 절연막 상부에 SOG막을 도포하는 단계; 및Applying an SOG film over the liner insulating film so that a space between the metal wirings is buried; And 상기 SOG막 상부에 상기 라이너 절연막과 동일한 방식으로 캐핑 절연막을 형성하는 단계;Forming a capping insulating film on the SOG film in the same manner as the liner insulating film; 를 포함하며, 상기 라이너 절연막은 유전상수가 2.5 내지 2.8 대역 또는 3.0 내지 3.2 대역을 갖는 물질로 형성하는 것을 특징으로 하는 반도체 소자의 IMD막 형성방법.Wherein the liner insulating film is formed of a material having a dielectric constant of 2.5 to 2.8 or 3.0 to 3.2. 삭제delete 제 1 항에 있어서,The method according to claim 1, 상기 SOG막은 유전상수가 2.8 내지 3.2 대역 또는 2.0 내지 2.8 대역을 갖는 HOSP, SiLK, XLK 및 SLK 중 어느 하나로 형성하는 반도체 소자의 IMD막 형성방법.Wherein the SOG film is formed of any one of HOSP, SiLK, XLK, and SLK having a dielectric constant of 2.8 to 3.2 bands or 2.0 to 2.8 bands. 제 1 항에 있어서,The method according to claim 1, 상기 SOG막을 도포한 후 열처리공정을 실시하는 단계를 더 포함하는 반도체 소자의 IMD막 형성방법.Further comprising the step of applying a heat treatment process after coating the SOG film. 삭제delete 제 1 항에 있어서,The method according to claim 1, 상기 PECVD 방식은 실리콘이 함유된 가스와 카본이 함유된 가스가 혼합된 혼합가스 또는 실리콘과 카본이 연결된 복합가스를 소오스 가스로 이용하여 실시하는 반도체 소자의 IMD막 형성방법.Wherein the PECVD method is performed using a mixed gas in which silicon-containing gas and carbon-containing gas are mixed or a mixed gas in which silicon and carbon are connected, as a source gas. 제 6 항에 있어서,The method according to claim 6, 상기 실리콘이 함유된 가스는 SiH4 또는 Si2H6인 반도체 소자의 IMD막 형성방법. The gas containing the silicon is SiH 4 or Si 2 H 6 of IMD film formation method of a semiconductor device. 제 6 항에 있어서,The method according to claim 6, 상기 카본이 함유된 가스는 CH4, C2H2, C2H6 또는 C2H5OH인 반도체 소자의 IMD막 형성방법. The said carbon-containing gases are CH 4, C 2 H 2, C 2 H 6 or C 2 H 5 OH in IMD film formation method of a semiconductor device. 제 6 항에 있어서,The method according to claim 6, 상기 복합가스는 (CH3)3SiH 또는 (CH3)4Si인 반도체 소자의 IMD막 형성방법.Wherein the composite gas is (CH 3 ) 3 SiH or (CH 3 ) 4 Si. 제 6 항에 있어서, The method according to claim 6, 상기 PECVD 방식은 산소 함유가스 및/또는 불활성 가스를 분위기 기체로 이용하여 실시하는 반도체 소자의 IMD막 형성방법. Wherein the PECVD method is carried out using an oxygen-containing gas and / or an inert gas as an atmospheric gas. 제 6 항에 있어서, The method according to claim 6, 상기 PECVD 방식은 CCP(Capacitive-Coupled Plasma) 타입의 PECVD 장비를 이용하여 소오스 파워를 100 내지 3000W로 인가하여 300 내지 600℃의 조건에서 실시하는 반도체 소자의 IMD막 형성방법. Wherein the PECVD method is performed at a temperature of 300 to 600 DEG C by applying a source power of 100 to 3000 W using a capacitive-coupled plasma (CCP) type PECVD equipment. 제 11 항에 있어서, 12. The method of claim 11, 상기 PECVD 방식은 바이어스 파워를 1 내지 1000W로 인가하여 실시하는 반도체 소자의 IMD막 형성방법. Wherein the PECVD method is performed by applying a bias power of 1 to 1000 W. 삭제delete 제 1 항 있어서, The method of claim 1, 상기 금속배선을 형성한 후 O2, N2 및 NH3 중 어느 하나의 가스를 이용한 플라즈마 공정을 실시하여 상기 금속배선을 표면처리하는 단계를 더 포함하는 반도체 소자의 IMD막 형성방법. Further comprising the step of performing a plasma process using any one of O 2 , N 2, and NH 3 after forming the metal interconnection, thereby surface-treating the metal interconnection. 제 14항에 있어서, 15. The method of claim 14, 상기 금속배선 표면처리 단계는 상기 PECVD 방식이 실시되는 PECVD 장비내에서 실시되는 반도체 소자의 IMD막 형성방법.Wherein the metal wiring surface treatment step is performed in a PECVD equipment in which the PECVD method is performed. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
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