KR19990002880A

KR19990002880A - Metal wiring formation method of semiconductor device

Info

Publication number: KR19990002880A
Application number: KR1019970026611A
Authority: KR
Inventors: 곽노정; 이상화
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1997-06-23
Filing date: 1997-06-23
Publication date: 1999-01-15

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION

반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 금속 배선 형성 방법에 관한 것임.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming metal wiring of a semiconductor device.

2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention

반도체 소자의 다층 금속 배선 공정에서 사용되는 SOG막의 함몰과 아웃가싱 등의 문제로 인해 발생되는 금속 배선의 신뢰성 저하 문제를 해결하려 함.To solve the problem of deterioration of reliability of metal wiring caused by problems such as depression of SOG film and outgassing used in multilayer metal wiring process of semiconductor device.

3. 발명의 해결 방법의 요지3. Summary of the Solution of the Invention

제 1 금속층의 상부에 산화막을 형성하고 이 두층을 동시에 패턴 식각한 후 SOG막을 평탄화하고 제거하여 SOG막이 없는 금속 콘택을 형성함.An oxide film is formed on top of the first metal layer, and the two layers are simultaneously pattern etched to planarize and remove the SOG film, thereby forming a metal contact without the SOG film.

Description

Metal wiring formation method of semiconductor device

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 다중층 배선 공정시 금속 콘택의 매립 특성을 향상시킬 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a metal wiring of a semiconductor device capable of improving the embedding property of a metal contact during a multilayer wiring process.

반도체 소자의 제조 공정에서 평탄화 공정은 소자 제조의 특성상 매우 중요한 공정중의 하나이다. 현재 반도체 소자를 평탄화시키기 위한 방법으로 제 1 금속층 형성 이전에는 BPSG막을 사용하며, 제 2 금속층 형성 이전에는 공정 온도 등의 제한에 따라 SOG막을 이용하여 평탄화시킨다. 그리고난 후 각각 제 1 및 제 2 금속 콘택을 형성하고 금속 매립을 이루어 금속 배선을 형성시키고 있다. 이때 제 2 금속층 형성 이전에 사용되는 SOG막의 평탄화 방법에서는 금속 콘택의 중간층으로 SOG막이 남게되므로 여러 문제점을 야기하고 있다.In the semiconductor device manufacturing process, the planarization process is one of the very important processes due to the characteristics of the device manufacturing. As a method for planarizing a semiconductor device, a BPSG film is used before the first metal layer is formed, and a SOG film is used before the second metal layer is formed, depending on the process temperature and the like. Then, first and second metal contacts are formed and metal buried, respectively, to form metal wiring. In this case, the SOG film planarization method used before the formation of the second metal layer causes various problems because the SOG film remains as an intermediate layer of the metal contact.

종래의 금속 배선 형성 방법의 문제점을 도 1(a) 내지 도 1(d)를 이용하여 설명하면 다음과 같다. 도 1(a) 내지 도 1(d)는 종래의 금속 배선 형성 방법의 문제점을 설명하기 위해 순차적으로 도시한 소자의 단면도로서, 제 2 금속 콘택이 형성되기까지를 설명하기 위한 것이다.Problems of the conventional metal wiring forming method will be described with reference to FIGS. 1 (a) to 1 (d) as follows. 1 (a) to 1 (d) are cross-sectional views of devices sequentially shown in order to explain a problem of a conventional metal wiring forming method, and to explain the formation of a second metal contact.

도 1(a)에 도시된 바와 같이 실리콘 기판(11) 상부의 선택된 영역에 금속을 증착한 후 패터닝하여 제 1 금속층(12)을 형성한다. 전체 구조 상부에 층간 절연막(13)을 형성한 후 평탄화를 위한 SOG막(14)을 형성한다. SOG막(14) 상부에 제 2 층간 절연막(15)을 형성한다.As shown in FIG. 1A, a metal is deposited on a selected region on the silicon substrate 11 and then patterned to form a first metal layer 12. After the interlayer insulating film 13 is formed over the entire structure, the SOG film 14 for planarization is formed. A second interlayer insulating film 15 is formed over the SOG film 14.

도 1(b)는 제 2 층간 절연막(15) 상부에 감광막을 도포한 후 포토리소그라피 공정을 실시하여 감광막 패턴(16)을 형성한 단면도이다.FIG. 1B is a cross-sectional view of the photosensitive film pattern 16 formed by applying a photosensitive film on the second interlayer insulating film 15 and then performing a photolithography process.

도 1(c)는 감광막 패턴(16)을 마스크로 식각 공정을 실시하여 금속 콘택(17)을 형성하고 O₂플라즈마를 이용하여 감광막 패턴(16)을 제거한 상태의 단면도이다. 이때 SOG막(14)에 O₂플라즈마에 의한 침해에 의해 함몰 현상이 나타난다. 또한 이 SOG막(14)은 그 자체에 가스를 함유하고 있어 이후 공정 진행시 아웃가싱(outgassing)으로 금속 콘택의 형상을 더욱 악화시킨다.FIG. 1C is a cross-sectional view illustrating a metal contact 17 formed by performing an etching process using the photoresist pattern 16 as a mask and removing the photoresist pattern 16 using an O ₂ plasma. At this time, the SOG film 14 has a recessed phenomenon due to the invasion by O ₂ plasma. In addition, the SOG film 14 itself contains gas, which further deteriorates the shape of the metal contact by outgassing during the process.

도 1(d)는 제 2 금속층(18)을 형성한 단면도로서, 이러한 공정에 의한 금속 배선의 생성시에 SOG막(14)의 함몰과 아웃가싱에 의해 도시된 바와 같은 금속 배선의 단락 현상을 일으키며 콘택 매립에 있어 충분한 스텝 커버러지(step coverage)를 얻기 어려운 단점이 있다.Fig. 1 (d) is a cross-sectional view of the second metal layer 18, which shows the short circuit phenomenon of the metal wiring as shown by the depression and outgassing of the SOG film 14 at the time of the generation of the metal wiring by this process. There is a disadvantage in that it is difficult to obtain sufficient step coverage in contact filling.

따라서, 본 발명은 상술한 문제를 해결하여 금속 배선의 신뢰도를 향상시킬 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a method for forming a metal wiring of a semiconductor device that can solve the above-described problems and improve the reliability of the metal wiring.

상술한 목적을 달성하기 위한 본 발명은 실리콘 기판 상부에 제 1 금속층 및 산화막을 순차적으로 형성하는 단계와, 상기 산화막 상부의 선택된 영역에 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 마스크로 식각 공정을 실시하여 산화막 및 제 1 금속층을 제거한 후 전체 구조 상부에 제 1 층간 절연막을 형성하는 단계와, 상기 제 1 층간 절연막 상부에 SOG막을 형성하는 단계와, 상기 SOG막을 평탄화시켜 산화막의 상부를 노출시킨 후 전체 구조 상부에 제 2 층간 절연막을 형성하는 단계와, 상기 제 2 층간 절연막의 선택된 영역을 식각하여 제 1 금속층이 노출되도록 금속 콘택을 형성하는 단계와, 전체 구조 상부에 제 2 금속층을 형성하는 단계로 이루어진 것을 특징으로 한다.The present invention for achieving the above object is a step of sequentially forming a first metal layer and an oxide film on the silicon substrate, forming a photosensitive film pattern on the selected region of the oxide film, the etching process using the photosensitive film pattern as a mask Removing the oxide film and the first metal layer to form a first interlayer insulating film over the entire structure, forming an SOG film over the first interlayer insulating film, and planarizing the SOG film to expose the top of the oxide film. Forming a second interlayer insulating film over the entire structure, forming a metal contact to expose the first metal layer by etching the selected region of the second interlayer insulating film, and forming a second metal layer over the entire structure Characterized in consisting of steps.

도 1(a) 내지 도 1(d)는 종래의 금속 배선 형성 방법의 문제점을 설명하기 위해 순차적으로 도시한 소자의 단면도.1 (a) to 1 (d) are cross-sectional views of devices sequentially shown to explain the problems of the conventional metal wiring forming method.

도 2(a) 내지 도 2(d)는 본 발명에 따른 금속 배선 형성 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.2 (a) to 2 (d) are cross-sectional views of devices sequentially shown to explain the method for forming metal wirings according to the present invention.

도면의 주요 부분에 대한 부호 설명Explanation of symbols for the main parts of the drawings

11, 21 : 실리콘 기판 12, 22 : 제 1 금속층11, 21: silicon substrate 12, 22: first metal layer

13, 25 : 제 1 층간 절연막14, 26 : SOG막13, 25: first interlayer insulating film 14, 26: SOG film

15, 27 : 제 2 층간 절연막16, 24 : 감광막 패턴15, 27: second interlayer insulating film 16, 24: photosensitive film pattern

17, 28 : 금속 콘택18, 29 : 제 2 금속층17, 28: metal contact 18, 29: second metal layer

23 : 산화막23: oxide film

첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.The present invention will be described in detail with reference to the accompanying drawings.

도 2(a) 내지 도 2(d)는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.2 (a) to 2 (d) are cross-sectional views of devices sequentially shown to explain a method for forming metal wirings of a semiconductor device according to the present invention.

도 2(a)에 도시된 바와 같이 실리콘 기판(21) 상부에 제 1 금속층(22) 및 산화막(23)을 순차적으로 형성한다. 산화막(23) 상부에 감광막을 도포한 후 포토리소그라피 공정을 실시하여 감광막 패턴(24)을 형성한다. 이때, 산화막(23)으로 SiON, Si_xON(x≥1)등이 사용되며, 상온∼500℃의 온도에서 형성한다. 또한, 산화막(23)은 확산 방법, CVD 방법, 스핀 코팅(spin coating) 방법 등에 의해 형성한다.As shown in FIG. 2A, the first metal layer 22 and the oxide film 23 are sequentially formed on the silicon substrate 21. After the photoresist is coated on the oxide film 23, a photolithography process is performed to form the photoresist pattern 24. At this time, SiON, Si _x ON ( _x ? The oxide film 23 is formed by a diffusion method, a CVD method, a spin coating method, or the like.

도 2(b)에 도시된 바와 같이 감광막 패턴(24)을 마스크로 식각 공정을 실시하여 산화막(23) 및 제 1 금속층(22)을 제거한 후 전체 구조 상부에 제 1 층간 절연막(25)을 형성한다. 그리고 평탄화를 위한 SOG막(26)을 제 1 층간 절연막(25) 상부에 형성한다. 이때, SOG막(26)은 상온∼500℃의 온도에서 형성한다.As shown in FIG. 2B, an etching process is performed using the photoresist pattern 24 as a mask to remove the oxide layer 23 and the first metal layer 22, and then a first interlayer insulating layer 25 is formed on the entire structure. do. An SOG film 26 for planarization is formed on the first interlayer insulating film 25. At this time, the SOG film 26 is formed at a temperature of room temperature to 500 占 폚.

도 2(c)에 도시된 바와 같이 SOG막(26)에 RF 에치, CMP, 건식 및 습식 식각을 이용한 전면 식각 공정을 실시하여 산화막(23)의 상부가 노출되도록 평탄화시킨다. 그리고 전체 구조 상부에 제 2 층간 절연막(27)을 형성한다. 제 2 층간 절연막의 선택된 영역을 식각하여 금속 콘택(28)을 형성한다. 이때 금속 콘택(28)은 산화막(23)까지 식각하여 제 1 금속층(22)이 노출되도록 한다.As shown in FIG. 2 (c), the SOG film 26 is subjected to a full surface etching process using RF etch, CMP, dry and wet etching, and planarized to expose the upper portion of the oxide film 23. A second interlayer insulating film 27 is formed on the entire structure. The selected region of the second interlayer insulating film is etched to form a metal contact 28. In this case, the metal contact 28 is etched to the oxide film 23 so that the first metal layer 22 is exposed.

도 2(d)는 전체 구조 상부에 제 2 금속층(29)을 형성한 단면도로서, 이러한 공정을 실시하면 콘택 매립 특성이 우수한 신뢰성있는 금속 배선이 형성된다.FIG. 2 (d) is a cross-sectional view of the second metal layer 29 formed over the entire structure. When such a process is performed, reliable metal wiring having excellent contact filling characteristics is formed.

상술한 바와 같이 본 발명에 의하면 금속 배선의 신뢰도를 향상시켜 반도체 소자의 수율을 극대화할 수 있다.As described above, according to the present invention, the reliability of the metal wiring can be improved to maximize the yield of the semiconductor device.

Claims

Sequentially forming a first metal layer and an oxide film on the silicon substrate;

Forming a photoresist pattern on the selected region over the oxide film;

Performing an etching process using the photoresist pattern as a mask to remove the oxide film and the first metal layer, and then forming a first interlayer insulating film over the entire structure;

Forming an SOG film on the first interlayer insulating film;

Planarizing the SOG film to expose an upper portion of the oxide film, and then forming a second interlayer insulating film over the entire structure;

Etching the selected region of the second interlayer insulating film to form a metal contact to expose the first metal layer;

Forming a second metal layer over the entire structure.

The method of claim 1, wherein the oxide film is formed by any one of a diffusion method, a CVD method, and a spin coating method at a temperature of room temperature to 500 ° C.

The method of claim 1, wherein the SOG film is planarized by any one of an RF etch, a CMP, a probe, and a wet etching method.