KR19980703613A - 메모리 액세스 방법 및 데이터 처리 장치 - Google Patents

메모리 액세스 방법 및 데이터 처리 장치 Download PDF

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토시유키 히로이
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도쿠나카 테루히사
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Abstract

컨트롤러(101)는 입력 장치(32)에 의해 입력된 데이터의 형태에 따라 액세스 디바이스(103a 내지 103d) 내의 지정된 메모리(18)의 어드레스를 변화시키도록 셀렉터(102)를 제어한다. 셀렉터(102)는 컨트롤러(101)의 제어하에서 액세스 디바이스(103a 내지 103d)에 액세스될 메모리(18)의 어드레스를 지정한다. 액세스 디바이스(103a 내지 103d)는 셀렉터(102)에 의해 지정되는 다수의 어드레스로의 액세스를 획득한다. 소정의 데이터 처리는 동시에 액세스 가능한 어드레스를 바꾸고, 데이터 처리 효율을 향상시키도록 이러한 방법으로 최소의 액세스의 회수로 메모리에 액세스함으로써 실행된다.

Description

메모리 액세스 방법 및 데이터 처리 장치
비디오 게임 장치라든지 그래픽스 컴퓨터 시스템 등에 있어서, 텔레비젼 수상기라든지 모니터 수상기 또는 음극선관 (CRT:Cathode Ray Tube) 디스플레이 장치 등에 출력하고 표시하는 화상의 데이터, 즉 표시 출력 화상 데이터를 생성하는 화상 생성 장치에서는, 중앙 연산 처리 장치(CPU:Central Processirng Unit)와 프레임 버퍼 사이에 전용의 이미지 장치를 설치하는 것에 의해, 고속 처리를 가능하게 하고 있다.
즉, 상기 화상 생성 장치에 있어서, CPU 측에서는 화상을 생성할 때에, 직접 프레임 버퍼를 액세스하는 것은 아니고, 좌표 변환이라든지 크립핑, 광원 계산 등의 지오미트리 처리를 행하여, 3각형이라든지 4각형등의 기본적인 단위 도형(폴리곤)의 조합으로서 3차원 모델을 정의하여 3차원 화상을 이미지하기 위한 이미지 명령을 작성하여, 그 이미지 명령을 이미지 장치에 보낸다.
예를 들면, 상기 화상 생성 장치에서, 3차원의 오브젝트를 표시하는 경우, 오브젝트를 복수의 폴리곤으로 분해하여, 각 폴리곤 대응하는 이미지 명령을 CPU에서 이미지 장치로 전송한다. 그리고, 이미지 장치는 CPU로부터 이송된 이미지 명령을 해석하고, 정점의 색 데이터와 깊이를 나타내는 Z값으로부터, 폴리곤을 구성하는 모든 화소의 색과 Z값을 연산하여, 화소 데이터를 프레임 버퍼에 기입하는 렌더링 처리를 행하여, 프레임 버퍼에 도형을 이미지한다.
또한, 상기 Z값을 시점으로부터의 깊이 방향의 거리를 나타내는 정보이다.
그런데, 상술한 바와 같은 화상 생성장치는 프레임 버퍼의 복수 어드레스를 액세스 단위로서, 화소 데이터를 복수개씩 기입하는 피크 셀 인터리브 처리를 행하는 기능을 가지고 있고, 상기 기능에 의해 프레임 버퍼를 액세스하도록 이루어지고 있다.
그러나, 상기 화상 생성 장치로 행하여지는 피크 셀 인터리브 처리에서는 동시에 액세스 가능한 복수의 어드레스가 액세스 단위로 고정되어 있다.
이 때문에 상기 화상 생성 장치에 있어서, 동시에 액세스 가능한 복수의 어드레스에 의해 나타나는 형상과 프레임 버퍼에 이미지하는 도형, 즉 실제로 액세스하고자 하는 데이터의 메모리상에서의 형상이 적합하지 않은 경우, 프레임 버퍼를 액세스하는 회수가 증대한다는 결점이 있다.
또한, 상기 화상 생성 장치에서, 프레임 버퍼를 액세스하는 회수가 증대함에 의해, 상기 화상 생성 장치에서 행하여지는 각종의 데이터 처리의 효율이 악화된다는 결점이 있다.
그리하여, 본 발명은 상술과 같은 종래의 실정을 감안하여 행하여진 것으로서, 다음과 같은 목적을 가지는 것이다.
즉, 본 발명의 목적은 동시에 액세스 가능한 어드레스를 전환하여 최소의 액세스 회수로 메모리를 액게스함에 의해, 메모리 액세스의 효율화를 도모한 메모리 액세스 방법을 제공하는 것에 있다.
또한, 본 발명의 목적은 동시에 액세스 가능한 어드레스를 전환하여 최소의 액세스 회수로 메모리를 액세스하여 소정의 데이터 처리를 행하는 것에 의해, 데이터 처리의 효율화를 도모한 데이터 처리 장치를 제공하는 것에 있다.
본 발명은 예를 들면, 컴퓨터를 사용한 영상 기기인 비디오 게임 장치라든지 그래픽스 컴퓨터 시스템 등에 있어서, 피크 셀 인터리브하여 프레임 버퍼를 액세스할 때의 메모리 액세스 방법 및 상기 메모리 액세스 방법을 사용하여, 프레임 버퍼를 액세스함에 의해, 소정의 데이터 처리를 행하는 데이터 처리 장치에 관한 것이다.
도 1은 본 발명과 관계되는 데이터 처리 장치를 적용한 비디오 게임 장치의 구성을 나타내는 블럭도.
도 2는 상기 비디오 게임 장치의 화상 처리 장치와 프레임 버퍼의 구성을 나타내는 블럭도.
도 3은 상기 화상 처리 장치의 제2버스 스위처의 구성을 나타내는 블럭도.
도 4는 상기 프레임 버퍼의 메모리 뱅크상에 이미지하는 제1폴리곤의 형상내부를 액세스하는 경우에 대하여 설명하기 위한 설명도.
도 5는 상기 제1폴리곤의 형상 내부를 액세스할 때의 액세스해야 하는 인터리브 패턴을 설명하기 위한 설명도.
도 6은 상기 제1폴리곤의 형상 내부를 액세스할 때에, 1어드레스 단위로 액세스하는 경우의 마스크 처리에 대하여 설명하기 위한 설명도.
도 7은 상기 마스크 처리에 의해 얻어진 액세스 어드레스를 설명하기 위한 설명도.
도 8은 상기 프레임 버퍼의 메모리 뱅크상에 이미지하는 제2폴리곤의 형상내부를 (4×4)의 인터리브 패턴으로 액세스하는 경우에 대하여 설명하기 위한 설명도.
도 9는 상기 제2폴리곤의 형상 내부를 (4×4)의 인터리브 패턴으로 액세스하는 경우의 액세스해야 하는 인터리브 패턴을 설명하기 위한 설명도.
도 10은 상기 제2폴리곤의 형상 내부를 (4×4)의 인터리브 패턴내에서 1어드레스 단위로 액세스하는 경우의 마스크 처리에 대하여 설명하기 위한 설명도.
도 11은 상기 제2폴리곤의 형상 내부를 (8×2)의 인터리브 패턴으로 액세스하는 경우에 대하여 설명하기 위한 설명도.
도 12는 상기 제2폴리곤의 형상 내부를 (8×2)의 인터리브 패턴으로 액세스하는 경우의 액세스해야 하는 인터리브 패턴을 설명하기 위한 설명도.
도 13은 상기 제2폴리곤의 형상 내부를 (8×2)의 인터리브 패턴내에서 1어드레스 단위로 액세스하는 경우의 마스크 처리에 대하여 설명하기 위한 설명도.
도 14는 상기 제2폴리곤의 형상 내부를 (16×1)의 인터리브 패턴으로 액세스하는 경우에 대하여 설명하기 위한 설명도.
도 15는 상기 제2폴리곤의 형상 내부를 (16×1)의 인터리브 패턴으로 액세스하는 경우의 액세스해야 하는 인터리브 패턴을 설명하기 위한 설명도.
도 16은 상기 제2폴리곤의 형상 내부를 (16×1)의 인터리브 패턴내에서 1어드레스 단위로 액세스하는 경우의 마스크 처리에 대하여 설명하기 위한 설명도.
도 17은 상기 프레임 버퍼의 메모리 뱅크상에 이미지하는 폴리곤 형상의 종횡비를 산출하는 처리를 설명하기 위한 설명도.
도 18은 16어드레스를 가지는 5종류의 인터리브 패턴을 나타내는 패턴도.
도 19는 본 발명을 적용한 비디오 게임 장치의 평면도.
도 20은 상기 비디오 게임 장치의 배면도.
도 21은 상기 비디오 게임 장치의 측면도.
도 22는 상기 비디오 게임 장치에 장착되는 CD-ROM의 평면도.
본 발명은 메모리의 복수 어드레스를 동시에 액세스하는 메모리 액세스 방법으로서, 액세스하고자 하는 데이터의 메모리상에서의 형상에 따라서, 동시에 액세스하는 어드레스를 결정하는 것을 특징으로 한다.
본 발명과 관계되는 메모리 액세스 방법에 있어서, 상기 데이터를 화상 데이터로 할 수 있다.
또한, 본 발명과 관계되는 메모리 액세스 방법으로서는, 상기 형상의 종횡비에 따라서, 액세스하는 어드레스를 결정할 수 있다.
또한, 본 발명과 관계되는 메모리 액세스 방법으로서는, 액세스하는 어드레스를 복수의 패턴으로부터 선택할 수 있다.
본 발명은 메모리의 복수 어드레스를 동시에 액세스함에 의해, 소정의 데이터 처리를 행하는 데이터 처리 장치로서, 상기 메모리의 복수 어드레스를 동시에 액세스하는 액세스 수단과 입력된 데이터의 형상에 따라서 상기 액세스 수단이 동시에 액세스하는 어드레스를 결정하는 제어 수단을 구비하는 것을 특징으로 한다.
본 발명과 관계되는 데이터 처리 장치에서, 상기 데이터는 화상 데이터로 할 수 있다.
또한, 본 발명과 관계되는 데이터 처리 장치에서, 상기 제어 수단을 예를 들면, 입력된 데이터 형상의 종횡비에 따라서 동시에 액세스하는 어드레스를 결정하는 것으로 할 수 있는 것을 특징으로 하는 청구항 제4항 기재의 데이터 처리 장치이다.
또한, 본 발명과 관계되는 데이터 처리 장치에서, 상기 제어 수단은 예를 들면, 액세스하는 어드레스를 복수의 패턴으로부터 선택하는 것으로 할 수 있다.
이하, 발명의 실시 형태에 대하여, 도면을 참조하여 상세하게 설명한다.
본 발명과 관계되는 메모리 액세스 방법은 예를 들면, 도 1에 나타내는 바와 같은 구성의 비디오 게임 장치에 의해 실시된다. 또한, 비디오 게임 장치는 본 발명과 관계되는 데이터 처리 장치를 적용한 장치이다.
상기 비디오 게임 장치를 예를 들면, 광학 디스크 등의 보조 기억 장치에 기억되어 있는 게임 프로그램을 판독하여 실행함에 의해, 사용자로부터의 지시에 따라서 게임을 행하는 것이고, 상기 도 1에 나타낸 바와 같이, 메인 버스(1)와 서브버스(2)의 2종류의 버스를 구비하고 있다. 그리고, 메인 버스(1)와 서브 버스(2)는 버스 컨트롤러(16)를 통해 접속되어 있다.
메인 버스(1)에는 마이크로 프로세서등으로 이루어지는 주중앙 연산 처리 장치(메인 CPU:Central Processing Unit)(11), 랜덤 액세스 메모리(RAM:Random Access Memory)로 이루어지는 주기억 장치(메인 메모리)(12), 주다이나믹 메모리 액세스 컨트롤러(메인 DMAC:Direct Memory Access Controller)(13), MPEG 디코더(MDEC:MPEG Decorder)(14) 및 화상 처리 장치(GPU:Graphic Processing Unit)(15)가 접속되어 있다.
서브 버스(2)에는 마이크로 프로세서등으로 이루어지는 부중앙 연산 처리 장치(서브 CPU:Cnetral Processing Unit)(21), 랜덤 억세스 메모리(RAM:Random Access Memory)로 이루어지는 부기억 장치(서브 메모리)(22), 부다이나믹 메모리 액세스 컨트롤러(서브 DMAC:Direct Memory Access Controller)(23), 오퍼레이팅 시스템등의 프로그램이 격납된 리드 온리 메모리(ROM:Read Only Memory)(24), 음성 처리 장치(SPU:Sound Processing Unit)(25), 통신 제어부(ATM:Asynchronous Transmission Mode)(26), 보조 기억 장치(27), 입력 디바이스(28) 및 CD-ROM 드라이버(30)가 접속되어 있다.
우선, 메인 버스(1)측에서, 버스 컨트롤러(16)는 메인 버스(1)와 서브 버스(2) 사이의 스윗칭을 행하는 메인 버스(1)상의 디바이스로서, 초기 상태에서는 오픈으로 되어 있다.
메인 CPU(11)는 메인 메모리(12) 상의 프로그램으로 동작하는 메인 버스(1)상의 디바이스이다. 상기 메인 CPU(11)는 기동시에는 버스 컨트롤러(16)가 오픈으로 되어 있는 것에 의해, 서브 버스(2)상의 ROM(24)로부터 부트 프로그램을 판독하여 실행하고, 보조 기억 장치(27)로부터 애플리케이션 프로그램 및 필요한 데이터를 메인 메모리(12)라든지 서브 버스(2)상의 디바이스에 로드한다.
또한, 메인 CPU(11)에는 좌표 변환등의 처리를 행하는 지오미트리 트랜스퍼엔진(GTE:Geometry Transfer Engine)(17)이 탑재되어 있다. 상기 GTE(17)는 예를 들면, 복수의 연산을 병렬로 실행하는 병렬 연산 기구를 구비하여, 메인 CPU(11)로부터의 연산 요구에 따라서 좌표 변환, 광원 계산, 행렬 또는 벡터 등의 연산을 고속으로 행한다. 그리고, 메인 CPU(11)는 GTE(17)에 의한 연산 결과에 근거하여, 3각형이라든지 4각형등이 기본적인 단위 도형(폴리곤)의 조합으로서 3차원 모델을 정의하여 3차원 화상을 이미지하기 위한 각 폴리곤에 대응하는 이미지 명령을 작성하여, 상기 이미지 명령을 버킷화하여 커맨드 버킷으로서 GPU(15)에 보낸다.
메인 DMAC(13)는 메인 버스(1)상의 디바이스를 대상으로 하는 DMA 전송의 제어등을 행하는 메인 버스(1)상의 디바이스이다. 상기 메인 DMAC(13)는 버스 컨트롤러(16)가 오픈으로 되어 있는 때에는, 서브 버스(2)상의 디바이스도 대상으로 한다.
GPU(15)는 렌더링 프로세서로서 기능하는 메인 버스(1)상의 디바이스이다. 상기 GPU(15)는 메인 CPU(11) 또는 메인 DMAC(13)로부터 커맨드 패킷으로서 이송되는 이미지 명령을 해석하고, 정점의 색 데이터와 깊이를 나타내는 Z값으로부터, 폴리곤을 구성하는 모든 화소의 색과 Z값을 연산하여, 화소 데이터를 프레임 버퍼(18)에 기입하는 렌더링 처리를 행한다.
또한, GPU(15)에 대한 상세한 설명은 후술한다.
MDEC(14)는 메인 CPU(11)와 병렬로 동작 가능한 I/O 접속 디바이스로서, 화상 신장 엔진으로서 기능하는 메인 버스(1)상의 디바이스이다. 상기 MDEC(14)는 이산 코사인 변환등의 직행 변환에 의해 압축되어 부호화된 화상 데이터를 복호화한다.
다음에, 서브 버스(2)측에서, 서브 CPU(21)는 서브 메모리(22)상의 프로그램으로 동작하는 서브 버스(2)상의 디바이스이다.
서브 DMAC(23)는 서브 버스(2)상의 디바이스를 대상으로 하는 DMA 전송의 제어등을 행하는 서브 버스(2)상의 디바이스이다. 상기 서브 DMAC(23)는 버스 컨트롤러(16)가 클로즈되어 있는 때에만, 버스 권리를 획득할 수 있다.
SPU(25)는 사운드 프로세서로서 기능하는 서브 버스(2)상의 디바이스이다. 상기 SPU(25)는 서브 CPU(21) 또는 서브 DMAC(23)로부터 커맨드 버킷로서 이송되는 사운드 커맨드에 따라서, 사운드 메모리(29)로부터 음원(音源) 데이터 판독하여 출력한다.
ATM(26)은 서브 버스(2)상의 통신용 디바이스이다.
보조 기억 장치(27)는 서브 버스(2)상의 데이터 입출력 디바이스로서 플래시 메모리등의 불휘발성 메모리등으로 이루어진다. 상기 보조 기억 장치(27)는 게임의 진행 경과라든지 스코어 등의 데이터를 일시 기억한다.
입력 디바이스(28)는 서브 버스(2)상의 컨트롤 패드, 마우스등의 맨머신 인터페이스라든지, 화상 입력, 음성 입력등의 다른 기기로부터의 입력용 디바이스이다.
또한, CD-ROM 드라이버(30)는 서브 버스(2)상의 데이터 입력 디바이스로서 CD-ROM에서 애플리케이션 프로그램 및 필요한 데이터를 재생한다.
즉, 상술한 바와 같은 비디오 게임 장치에서는 좌표 변환이라든지 크립핑, 광원 계산등의 지오미트리 처리를 행하여, 3각형이라든지 4각형등의 기본적인 단위도형(폴리곤)의 조합으로서 3차원 모델을 정의하여 3차원 화상을 이미지 하기 위한 이미지 명령을 작성하고, 각 폴리곤에 대응하는 이미지 명령을 커맨드 패킷으로서 메인 버스(1)에 송출하는 지오미트리 처리계가 메인 버스(1)상의 메인 CPU(11) 및 GTE(17) 등에 의해 구성되어 있다. 또한, 비디오 게임 장치에서는 상기 지오미트리 처리계로부터의 이미지 명령에 근거하여, 각 폴리곤의 화소 데이터를 생성하여 프레임 버퍼(18)에 기입하는 렌더링 처리를 행하고, 프레임 버퍼(18)에 도형을 이미지하는 렌더링 처리계가 GPU(15) 에 의해 구성되어 있다.
다음에, 상술한 GPU(15)에 대하여 구체적으로 설명한다.
GPU(15)는 도 2에 나타낸 바와 같이, 상기 도 1에 나타낸 메인 버스(1)에 접속된 버킷 엔진(31)을 구비하여, 상기 도 1에 나타낸 메인 CPU(11) 또는 메인 DMAC(13)로부터 메인 버스(1)를 통해 버킷 엔진(31)에 커맨드 버킷으로서 이송되어 온 이미지 명령에 따라서, 프리프로세서(32)와 이미지 엔진(33)에 의해 각 폴리곤의 화소 데이터를 프레임 버퍼(18)에 기입하는 렌더링 처리를 행하여, 프레임 버퍼(18)에 이미지된 화상의 화소 데이터를 판독하여 표시 제어부(CRTC:CRT Controller)(34)를 통해 비디오 신호로서 도시하지 않은 텔레비젼 수상기라든지 모니터 수상기로 공급하도록 이루어지고 있다.
패킷 엔진(31)은 상기 도 1에 나타낸 메인 CPU(11) 또는 메인 DMAC(13)로부터 메인 버스(1)를 통해 이송되는 커맨드 패킷을 도시하지 않은 레지스터상에 전개한다.
프리프로세서(32)는 패킷 엔진(31)에 커맨드 패킷으로서 이송된 이미지 명령에 따른 폴리곤 데이터를 생성하고 후술하는 폴리곤의 분할 처리등의 소정의 전처리를 폴리곤 데이터에 실시하고, 이미지 엔진(33)이 필요로 하는 각 폴리곤의 정점좌표 정보, 텍스처라든지 미프맵 텍스처의 어드레스 정보, 피크셀 인터리브의 제어정보등의 각종 데이터를 생성한다.
이미지 엔진(33)은 프리프로세서(32)에 접속된 N개의 폴리곤 엔진(33A1, 33A2,…,33AN)과 각 폴리곤 엔진(33A1, 33A2,…,33AN)에 접속된 N개의 텍스처 엔진(33B1, 33B2,…,33BN)과 각 텍스처 엔진(33B1, 33B2,…,33BN)에 접속된 제1버스 스위처(33C)와 제1버스 스위처(33C)에 접속된 M개의 피크 셀 엔진(33D1,33D2,…,33DM)과 각 피크 셀 엔진(33D1, 33D2,…,33DN)에 접속된 제2버스 스위처(33E)와 제2버스 스위처(33E)에 접속된 텍스처캐시(33F)와 텍스처 캐시(33F)에 접속된 CLUT 캐시(33G)를 구비하고 있다.
상기 이미지 엔진(33)에 있어서, N개의 폴리곤 엔진(33A1, 33A2,…,33AN)은 프리프로세서(32)에 의해 전처리가 행하여진 폴리곤 데이터에 근거하여, 이미지 명령에 따른 폴리곤을 순차 생성하여 폴리곤 마다에 셰이딩 처리등을 병렬처리에 의해 행한다.
N개의 텍스처 엔진(33B1, 33B2,…,33BN)은 폴리곤 엔진(33A1, 33A2,…,33AN)에 의해 생성된 폴리곤에, 텍스처 캐시(133F)에서 컬러 룩 업 테이블(CLUT:Color Look Up Table) 캐시 (33G)를 통해 주어지는 텍스처 데이터에 근거하여, 텍스처 매핑 처리라든지 미프맵 처리를 병렬 처리에 의해 행한다.
여기에서, 텍스처 캐시(33F)에는 N개의 텍스처 엔진(33B1, 33B2,…,33BN)이 처리하는 폴리곤에 붙이는 텍스처라든지 미프맵 텍스처의 어드레스 정보가 프리프로세서(32)로부터 사전에 주어지고, 상기 어드레스 정보에 근거하여 프레임 버퍼(18)상의 텍스처 영역에서 필요한 텍스처 데이터가 전송된다. 또한, CLUT 캐시(33G)에는 상기 텍스처의 이미지를 행할 때에 참조해야 하는 CLUT 데이터가 프레임 버퍼(18)상의 CLUT 영역에서 전송된다.
그리고, N개의 텍스처 엔진(33B1, 33B2,…,33BN)에 의해 텍스처 매핑처리라든지 미프맵 처리가 행해진 폴리곤 데이터는, 제1버스 스위처(33C)를 통해 M개의 피크 셀 엔진(33D1, 33D2,…,33DN)으로 전송된다.
M개의 피크 셀 엔진(33D1, 33D2,…,33DN)은 Z버퍼 처리라든지 앤티에리아싱 처리등의 각종 화상 처리를 병렬 처리에 의해 행하여, M개의 화소 데이터를 생성한다.
그리고, M개의 피크 셀 엔진(33D1, 33D2,…,33DN)에서 생성된 M개의 화소 데이터는 제2버스 스위처(33E)를 통해 프레임 버퍼(18)에 기입된다.
여기에서, 제2버스 스위처(33E)에는 프리프로세서(32)로부터 피크 셀 인터리브의 제어 정보가 공급되어 있다. 그리고, 제2버스 스위처(33E)는 M개의 피크셀 엔진(33D1, 33D2,…,33DN)에서 생성된 M개의 화소 데이터중의 L개의 화소데이터를 상기 제어 정보에 근거하여 선택함에 의해, 프레임 버퍼(18)상에 이미지하는 폴리곤의 형상에 따른 M개의 기억 장소를 액세스 단위로서 화소 데이터를 M개씩 기입하는 피크 셀 인터리브 처리를 행하는 기능을 가지고 있다.
또한, 제2버스 스위처(33E)가 행하는 피크 셀 인터리브 처리에 대한 상세한 설명은 후술한다.
이미지 엔진(33)은 프리프로세서(32)에 의해 전처리가 행해진 폴리곤 데이터에 근거하여, 각 폴리곤의 모든 화소 데이터를 생성하여 프레임 버퍼(18)에 기입하는 것에 의해, 이미지 명령에 의해 폴리곤의 편성으로서 정의된 화상을 프레임 버퍼(18)상에 이미지한다.
따라서, 프레임 버퍼(18)에 이미지된 화상의 화소 데이터를 제2버스 스위처(33E)에 의해 판독되고, CRTC(34)를 통해 비디오 신호로서 도시하지 않은 텔레비젼 수상기라든지 모니터 수상기로 공급된다.
다음에, 상술한 제2버스 스위처(33E)가 행하는 피크 셀 인터리브 처리에 대하여 구체적으로 설명한다.
제2버스 스위처(33E)는 도 3에 나타낸 바와 같이, 상기 도 2에 나타낸 프리프로세서(32)의 출력이 공급되는 제어 회로(101)와 제어 회로(101)의 출력이 공급되는 셀렉터(102)와 셀렉터(102)의 출력이 각각 공급되는 복수의 멀티플렉서/디멀티 플렉서(MUX:Multiplexer/DMUX:Demultiplexer)(103a, 103b, 103c, 103d, …)를 구비하고 있다.
그리고, MUX/DMUX(103a, 103b, 103c, 103d, …)는 각각 상기 도 2에 나타낸 프레임 버퍼(18)와 이미지 엔진(33)에 접속되어 있다.
여기에서, 프레임 버퍼(18)는 상기 도 2에 나타낸 바와 같이, 복수의 메모리 뱅크([1],[2],…,[X],…,[L])로 이루어지고, 복수의 메모리 뱅크([1],[2],…,[X],…,[L])는 각각 16개의 어드레스로 나타나는 직사각형 영역(인터리브 패턴)으로 이루어지고, 16개의 각 어드레스가 동시에 액세스될 수 있도록 이루어지고 있다.
따라서, 프레임 버퍼(18)의 예를 들면, 메모리 뱅크([X])는, 어드레스(A0∼A15)를 액세스 하기 위한 16개의 입출력 포트(P0∼P15)를 구비하고 있고, 복수의 MUX/DMUX(103a, 103b, 103c, 103d, …)중의 4개의 MUX/DMUX(103a, 103b, 103c, 103d)는 각각 16개의 입출력 포트(P0∼P15)와 접속되어 있다.
또한, 4개의 MUX/DMUX(103a, 103b, 103c, 103d)는 이미지 엔진(33)의 4개의 피크 셀 엔진(33Dx1, 33Dx2, 33Dx3, 33Dx4)과 대응하여 접속되어 있다.
또한, 메모리 뱅크([X]) 이외의 다른 각 메모리 뱅크는 상술한 메모리 뱅크([X])와 같은 구성을 하고 있기 때문에, 그 상세한 설명은 생략한다. 또한, 제2버스 스위처(33E)가 행하는 상기 다른 각 메모리 뱅크에 대한 액세스 처리에 대하여도, 후술하는 제2버스 스위처(33E)가 행하는 메모리 뱅크([X])에 대한 액세스 처리와 같기 때문에, 이하의 설명에서는 제2버스 스위처(33E)가 행하는 메모리 뱅크([X])에 대한 액세스 처리에 대해서만 설명한다.
우선, 제2버스 스위처(33E)의 일련의 동작에 대하여 설명한다.
예를 들면, 메모리 뱅크([X])상에 이미지하는 폴리곤의 형상이 도 4에 나타내는 바와 같은 삼각형 TABC(제1폴리곤의 형상)였던 경우 우선, 프리프로세서(32)로부터 제어 회로(101)에는 피크 셀 인터리브의 제어 정보가 공급된다.
제어 회로(101)는 프리프로세서(32)로부터의 피크 셀 인터리브의 제어 정보에 근거하여, 삼각형 TABC내부를 액세스할 때에 사용하는 인터리브 패턴을 예를 들면, (4×4)의 인터리브 패턴(P)으로 바꾼다.
또한, 제어 회로(101)에 있어서의 인터리브 패턴의 전환 방법에 대한 상세는 후술한다.
그리고, 제어 회로(101)는 (4×4)의 인터리브 패턴(P)을 사용하여, 메모리 뱅크([X])상에 형성되는 복수의 인터리브 패턴 중, 액세스해야 하는 인터리브 패턴, 즉 삼각형 TABC내부를 모두 액세스할 수 있는 인터리브 패턴을 검출한다.
따라서, 삼각형 TABC에서는, 메모리 뱅크([X])상의 각 인터리브 패턴을 (P)(x 방향의 패턴 인덱스, y 방향의 패턴 인덱스)에서 나타낸 경우, 도 5에 나타낸 바와 같이,
P(x, y)= P(3, 1), P(4, 1),
P(1, 2), P(2 ,2),
P(3, 2), P(4, 2),
P(1, 3), P(2, 3),
P(3, 3), P(4, 3),
P(5, 3), P(2, 4),
P(3, 4), P(4, 4),
P(5, 4), P(3, 5),
P(4, 5), P(5, 5),
P(4, 6), P(5, 6)에서 나타나는 합계 20개의 인터리브 패턴이 검출된다.
그리고, 제어 회로(101)는 상술한 바와 같이 하여 검출한 20개의 인터리브 패턴을 나타내는 패턴 정보를 인터리브 패턴 단위로 셀렉터(102)로 공급한다. 또한, 1어드레스 단위로 메모리 액세스를 행하는 경우에는, 제어 회로(101)는 삼각형 TABC의 형상에 근거한 마스크 정보를 셀렉터(102)로 공급된다.
셀렉터(102)는 제어 회로(101)로부터 인터리브 패턴 단위로 공급된 패턴 정보에 근거하여, 액세스해야 하는 (4×4)의 인터리브 패턴(P)에 대응한 어드레스를 MUX/DMUX(103a, 103b, 103c, 103d)에 지정한다.
또한, 셀렉터(102)는 제어 회로(101)로부터 마스크 정보가 공급된 경우에는 그 마스크 정보에 근거하여, 도 6에 나타낸 바와 같이, (4×4)의 인터리브 패턴(P)내에서 마스크를 행한 결과 얻어지는 액세스해야 하는 어드레스를 MUX/DMUX(103a, 103b, 103c, 103d)에 지정한다. 따라서, 예를 들면 도 7에 나타낸 바와 같이, 상기 도 6에 나타낸 P(4, 1)로 나타나는 인터리브 패턴 내의 어드레스(A0∼A15)에 있어서, 마스크를 행한 결과 얻어지는 액세스해야 하는 어드레스는 A4, A5, A6, A8, A9, A10, A13, A14, A15 (사선 부분)로 된다.
MUX/DMUX(103a, 103b, 103c, 103d)는 각각 메모리 뱅크([X])의 어드레스(A0∼A15)중, 셀렉터(102)에 의해 지정된 어드레스를 액세스한다.
여기에서, 상술한 바와 같이, 피크 셀 엔진(33Dx1, 33Dx2, 33Dx3, 33Dx4)으로부터 MUX/DMUX(103a, 103b, 103c, 103d)에는 각각 화소 데이터가 공급되도록 이루어지고 있다.
그래서, 예를 들면 MUX/DMUX(103a)는 셀렉터(102)에 의해 지정된 어드레스를 액세스함에 의해, 입출력 포트(P0∼P15)중 상기 어드레스에 대응한 입출력 포트를 통해, 피크 셀 엔진(Xa)에서의 화소 데이터를 뱅크([X])의 상기 어드레스에 의해 나타나는 영역에 기입한다.
또한, MUX/DMUX(103a)는 셀렉터(102)에 의해 지정된 어드레스를 액세스함에 의해, 입출력 포트(P0∼P15)중 상기 어드레스에 대응한 입출력 포트를 통해, 메모리 뱅크([X])의 상기 어드레스에 의해 나타나는 영역에 기입되어 있는 데이터를 판독한다. 그리고, MUX/DMUX(103a)는 메모리 뱅크([X])로부터 판독된 데이터에 대하여 소정의 처리를 행한다.
또한, MUX/DMUX(103a∼103d)의 동작에 관하여는, 상술한 MUX/DMUX(10
3a)의 동작과 같기 때문에, 그 상세한 설명은 생략한다.
다음에, 상술한 제어 회로(101)에 있어서의 인터리브 패턴의 전환 방법에 대하여 구체적으로 설명한다.
우선, 메모리 뱅크([X])상에 이미지하는 폴리곤의 형상이 예를 들면, 도 8에 나타낸 바와 같이 옆길이의 삼각형 TDEF(제2폴리곤의 형상)이고, 삼각형 TDEF내부를 (4×4)의 인터리브 패턴(P)에서 액세스하는 경우의 액세스 회수에 대하여 설명한다.
상기의 경우, 액세스해야 하는 인터리브 패턴의 개수는, 도 9에 나타낸 바와 같이,
P(x, y)= P(1, 1), P(2, 1),
P(3, 1), P(4, 1),
P(5, 1), P(0, 2),
P(1, 2), P(2, 2),
P(3, 2), P(4, 2),
P(5, 2), P(6, 2),
P(7, 2), P(8, 2),
P(7, 3), P(8, 3),
P(9, 3), 의 합계 17개가 된다.
즉, (4×4)의 인터리브 패턴(P)에서 삼각형 TDEF내부를 액세스하는 경우, 삼각형 TDEF내부를 모두 액세스하기 위한 액세스 회수는 17회가 된다.
또한, 1어드레스 단위로 액세스하는 경우에는 상술한 삼각형 TABC의 액세스시와 같이, 도 10에 나타낸 바와 같이, (4×4)의 인터리브 패턴(P) 내에서 마스크를 행하는 것에 의해, 필요한 메모리 어드레스만을 액세스하는 것이 된다.
다음에, 도 11에 나타낸 바와 같이, 삼각형 TDEF내부를 (8×2)의 인터리브 패턴(P1)으로 액세스하는 경우, 액세스해야 하는 인터리브 패턴의 개수는 도 12에 나타낸 바와 같이,
P1(x, y)= P1(1, 2), P1(2, 2),
P1(0, 3), P1(1, 3),
P1(2, 3), P1(0, 4),
P1(1, 4), P1(2, 4),
P1(3, 4), P1(1, 5),
P1(2, 5), P1(3, 5),
P1(4, 5), P1(3, 6),
P1(4, 6)의 합계 15개가 된다.
즉, (8×2)의 인터리브 패턴(P1)으로 삼각형 TDEF내부를 액세스하는 경우, 삼각형 TDEF내부를 모두 액세스 하기 때문에 액세스 회수는 15회가 된다.
또한, 1어드레스 단위로 액세스하는 경우에는, 상술한 삼각형 TABC의 액세스 때와 같이, 도 13에 나타낸 바와 같이, (8×2)의 인터리브 패턴(P1) 내에서 마스크를 행하는 것에 의해, 필요한 메모리 어드레스만을 액세스하는 것이 된다.
다음에, 도 14에 나타낸 바와 같이, 삼각형 TDEF내부를 (16×1)의 인터리브 패턴(P2)으로 액세스하는 경우, 액세스해야 하는 인터리브 패턴의 개수는 도 15에 나타낸 바와 같이,
P2(x, y)= P2(0, 5), P2(1, 5),
P2(0, 6), P2(1, 6),
P2(0, 7), P2(1, 7),
P2(0, 8), P2(1, 8),
P2(0, 9), P2(1, 9),
P2(0, 10), P2(1, 10),
P2(2, 10), P2(1, 11),
P2(2, 11), P2(1, 12),
P2(2, 12), P2(2, 13)의 합계 18개가 된다.
즉, (16×1)의 인터리브 패턴(P2)으로 삼각형 TDEF내부를 액세스하는 경우, 삼각형 TDEF내부를 전부 액세스하기 위한 액세스 회수는 18회가 된다.
또한, 1어드레스 단위로 액세스하는 경우에는, 상술한 삼각형 TABC의 액세스 때와 같이, 도 16에 나타낸 바와 같이, (8×2)의 인터리브 패턴(P2) 내에서 마스크를 행하는 것에 의해, 필요한 메모리 어드레스만을 액세스하는 것이 된다.
상술한 바와 같이, (4×4)의 인터리브 패턴(P)에서 삼각형 TDEF내부를 액세스하는 경우의 액세스 회수는 17회, (8×2)의 인터리브 패턴(P1)에서 삼각형 TDEF내부를 액세스하는 경우의 액세스 회수는 15회, (16×1)의 인터리브 패턴(P2)으로 삼각형 TDEF내부를 액세스하는 경우의 액세스 회수는 18회가 되며, 이 결과, (8×2)의 인터리브 패턴(P)에서 삼각형 TDEF내부를 액세스하는 경우의 액세스 회수가 최소의 액세스 회수가 된다. 따라서, 삼각형 TDEF에 대한 적절한 인터리브 패턴은 (8×2)의 인터리브 패턴(P1) 이라하는 것이 판명된다.
그래서, 제어 회로(101)는 메모리 뱅크([X])를 액세스할 때에 사용하는 인터리브 패턴을 액세스하는 폴리곤의 형상에 따른 적절한 인터리브 패턴으로 바꾸기 위해서, 이하와 같은 처리를 행한다.
예를 들면, 메모리 뱅크([X])상에 이미지하는 폴리곤의 형상이 도 17에 나타내는 바와 같은 삼각형 THIJ였던 경우, 우선, 제어 회로(101)에는 상술한 바와 같이, 프리프로세서(32)로부터 피크 셀 인터리브의 제어 정보가 공급된다. 상기 피크 셀 인터리브의 제어 정보는 예를 들면, 삼각형 THIJ3개의 정점 H, I, J의 xy 좌표 H(Xh, Yh), I(Xi, Yi), J(Xj, Yj) 등의 정보이다.
다음에, 제어 회로(101)는 상기 도 17에 나타낸 바와 같이, 프리프로세서(32)로부터의 피크 셀 인터리브의 제어 정보를 사용하여, 삼각형 THIJ의 종횡비(R)를 X방향의 최대치(MAXx) 및 최소치(MINx), Y방향의 최대치(MAXy) 및 최소치(MINy)를 가지고,
R = dy/dx
. = (MAXx-MINx)/(MAXy-MINy)로 되는 연산에 의해 구한다.
또한, 삼각형 THIJ에서는,
MAXx=Xj
MINx=Xi
MAXy=Yh
MINy=Yi 가 된다.
그리고, 제어 회로(101)는 상술한 바와 같이하여 구한 종횡비(R)에 따라서, 도 18에 나타내는 바와 같이 (1×16), (2×8), (4×4), (8×2), (16×1)의 5종류의 인터리브 패턴(Pa∼Pe) 중 적절한 인터리브 패턴을 선출하여, 삼각형 THIJ내부를 액세스하는 때에 사용하는 인터리브 패턴을 선출한 인터리브 패턴으로 바꾼다.
여기에서, 제어 회로(101)는 표 1에 나타내는 바와 같이, 종횡비(R)와 인터리브 패턴과 대응표로 이루어지는 테이블을 가지고 있다. 상기 테이블에는, 종횡비(R)에 따른 적절한 인터리브 패턴, 즉 액세스 회수가 최소가 되는 인터네셔널 패턴이 미리 설정되어 있다. 따라서, 제어 회로(101)는 상기 테이블을 사용하는 것에 의해, 상술한 바와 같이 얻어진 종횡비(R)에 근거한 적절한 인터리브 패턴은 선출하는 것이 된다.
[표 1]
상술한 바와 같이, 제2버스 스위처(33E)에서는 메모리 뱅크([X])상에 이미지하는 폴리곤의 형상에 따라서, 도 18에 나타낸 바와 같은 5종류의 인터리브 패턴(Pa∼Pe)에서 적절한 인터리브 패턴을 선출하고, 선출한 인터리브 패턴으로 메모리 뱅크([X])를 액세스하기 때문에, 최소의 액세스 회수로 메모리 뱅크([X])상에 상기 폴리곤을 이미지할 수 있다. 따라서, 제2버스 스위처(33E)는 메모리 액세스를 효율 좋게 행할 수 있다.
또한, GPU(15)는 상술한 바와 같은, 메모리 액세스의 효율화를 도모한 제2버스 스위처(33E)에 의해, 프레임 버퍼(18)를 액세스하여 각종의 데이터 처리를 행하기 때문에, 그 데이터 처리를 효율 좋게 행할 수 있다.
이러한 본 발명을 적용한 비디오 게임 장치는 예를 들면, 도 19의 평면도, 도 20의 정면도 및 도 21의 측면도에 나타내는 바와 같은 구성으로 되어 있다.
즉, 상기 비디오 게임 장치(201)는 도 19에 나타낸 바와 같이, 기본적으로 장치 본체(202)와 상기 장치 본체(202)에 대하여 케이블(227)을 통해 접속되는 조작 장치(217)에 의해 구성되어 있다. 장치 본체(202) 상면의 중앙부에는 디스크 장착부(203)가 설치되어, 그 내부에 도 22에 나타내는 바와 같은 CD-ROM(251)가 장착되도록 이루어지고 있다. 디스크 장착부(203)의 좌측에는 장치의 전원을 온 또는 오프하는 때에 조작되는 전원 스위치(205)와 게임을 일단 리세트하는 때에 조작되는 리세트 스위치(204)가 설치되어 있다. 또한, 디스크 장착부(203)의 우측에는 디스크 장착부(203)에 대하여 CD-ROM(251)를 착탈하는 때에 조작되는 디스크 조작 스위치(206)가 설치되어 있다.
또한, 장치 본체(202)의 정면에는 도 20에 나타낸 바와 같이, 접속부(207A,207B)가 설치되어 있다. 이것들의 접속부(207A,207B)에는 조작 장치(217)로부터 도출된 케이블(227)의 선단에 설치되어 있는 접속 단자부(226)와 메모리 카드등으로 구성되는 기록 장치(228)를 접속하기 위해서 접속 단자 삽입부(212)와 기록 삽입부(208)가 각각 설치되어 있다. 즉, 상기 장치 본체(202)에는 조작 장치(217)와 기록 장치(228)가 각각 2개 접속할 수 있도록 이루어지고 있다.
여기에서, 도 20의 정면도에는 우측의 접속부(207B)에 접속 단자부(226)와 기록 장치(228)가 장착되어, 좌측의 접속부(207A)에는 접속 단자부(226)와 기록 장치(228)의 어느 것이나 장착되어 있지 않은 상태가 나타나고 있다. 상기 도 20에 나타낸 바와 같이, 기록 장치(228)를 장착하는 기록 삽입부(208)에는 셔터(209)가 설치되어 있고, 기록 장치(228)를 장치 본체(202)에 대하여 장착하는 때에, 기록장치(228)의 선단에는 상기 셔터(209)를 누르도록 하여, 장착이 행하여지도록 되어 있다.
또한, 접속 단자부(226)의 파지부(231A)와 기록 장치(228)에는 파지부(242A)에는, 각각 예를 들면 널리드 가공 등에 의한 미끄럼 방지 가공이 행해지고 있다.
또한, 도 21의 측면도에 나타낸 바와 같이, 접속 단자부(226)와 기록 장치(228)의 길이(L)는 거의 동일한 길이로 되어 있다.
조작 장치(27)에는 좌우 손으로 파지되는 지지부(220, 221)가 설치되고, 지지부(220, 221)의 선단에는 조작부(218, 219)가 설치되어 있다. 조작부(224, 225)는 좌우 손의 집게손가락으로 조작되고, 조작부(218, 219)는 좌우의 엄지손가락으로 조작되도록 되어 있다.
조작부(218, 219) 사이에는 게임중에 있어 실렉트 조작을 행하는 때에 조작되는 실렉트 스위치(222)와 게임을 개시하는 때에 조작되는 스타트 스위치(223)가 설치되어 있다.
상기 비디오 게임 장치(201)에서는 상기 디스크 장착부(203)에 장착된 CD-ROM(251)가 상술의 CD-ROM 드라이버(30)에 의해 재생된다. 또한, 상기 조작 장치(217)는 상술의 입력 디바이스(28)에 상당하는 것이고 또한, 상기 기록 장치(228)는 상술한 보조 기럭 장치(27)에 상당하는 것이다.
이상 상술한 바와 같이 본 발명에 의하면, 액세스하고자 하는 데이터의 메모리상에서의 형상에 따라서, 메모리의 복수 어드레스를 액세스하는 어드레스를 교환하는 것에 의해, 동시에 액세스 가능한 복수의 어드레스에 의해 나타내어지는 형상과 액세스하고자 하는 데이터의 메모리상에서의 형상이 적합하지 않은 경우라도, 메모리를 액세스하는 회수를 줄일 수 있다. 따라서, 적은 액세스 회수로 메모리를 액세스할 수 있고 메모리 액세스의 효율화를 도모할 수 있다.
또한, 본 발명에 의하면, 상기 데이터를 화상 데이터로 하는 것에 의해, 동시에 액세스 가능한 복수의 어드레스에 의해 나타내어지는 형상과 화상 메모리에 이미지하는 도형이 적합하지 않은 경우라도, 메모리를 액세스하는 회수를 줄일 수 있다.
또한, 본 발명에 의하면, 상기 형상의 종횡비에 따라서, 액세스하는 어드레스를 교환하는 것에 의해, 상기 메모리 액세스 방법은 액세스하고자 하는 데이터에 따른 적절한 액세스해야 하는 어드레스를 선출할 수 있다. 따라서, 최소의 액세스 회수로 메모리를 액세스할 수 있다.

Claims (8)

  1. 메모리의 복수 어드레스를 동시에 액세스하는 메모리 액세스 방법에 있어서, 액세스하고자 하는 데이터의 메모리상에서의 형상에 따라서, 동시에 액세스 하는 어드레스를 결정하는 것을 특징으로 하는 메모리 액세스 방법.
  2. 제1항에 있어서,
    상기 데이터는 화상 데이터인 것을 특징으로 하는 메모리 액세스 방법.
  3. 제1항에 있어서,
    상기 형상의 종횡비에 따라서, 액세스하는 어드레스를 결정하는 것을 특징으로 하는 메모리 액세스 방법.
  4. 제3항에 있어서,
    액세스하는 어드레스를 복수의 패턴으로부터 선택하는 것을 특징으로 하는 메모리 액세스 방법.
  5. 메모리의 복수 어드레스를 동시에 액세스함에 의해, 소정의 데이터 처리를 행하는 데이터 처리장치에 있어서,
    상기 메모리의 복수 어드레스를 동시에 액세스하는 액세스 수단과, 입력된 데이터의 형상에 따라서 상기 액세스 수단이 동시에 액세스하는 어드레스를 결정하는 제어 수단을 구비하는 것을 특징으로 하는 데이터 처리 장치.
  6. 제5항에 있어서,
    상기 데이터는 화상 데이터인 것을 특징으로 하는 데이터 처리 장치.
  7. 제5항에 있어서,
    상기 제어 수단은 입력된 데이터 형상의 종횡비에 따라서 동시에 액세스하는 어드레스를 결정하는 것을 특징으로 하는 데이터 처리 장치.
  8. 제7항에 있어서,
    상기 제어 수단은 액세스하는 어드레스를 복수의 패턴으로부터 선택하는 것을 특징으로 하는 데이터 처리 장치.
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