CN1180431A - 存储器访问方法及数据处理装置 - Google Patents

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Abstract

控制装置101控制选择装置102以根据由输入装置32输入的数据的形状来改换指定给访问装置103a～103d的存储器18的地址。选择装置102按照控制装置101的控制把访问存储器18的地址指定给访问装置103a～103d。访问装置103a～103d同时访问在存储器18中的由选择装置102指定的多个地址。由于如此改换可同时访问的地址得以用最小的访问次数访问存储器来进行规定的数据处理,所以谋求了提高数据处理的效率。

Description

存储器访问方法及 数据处理装置
本发明涉及在例如作为使用计算机的图像机器的视频游戏装置和图形计算机系统等中、用像素分界(pixel interleaving)访问帧缓冲器的存储器访问方法及通过使用上述存储器访问方法对帧缓冲器访问来进行规定的数据处理的数据处理装置。
在视频游戏装置和图形计算机系统等中的生成向电视接收机或监视接收机或阴极射线管(CRT)显示装置输出并显示的图像数据(即显示输出图像数据)的图像生成装置中，通过在中央处理器(CPU)和帧缓冲器之间设置专用的绘图装置，可以进行高速处理。
即，在上述图像生成装置中，在CPU一方，生成图像时，不直接访问帧缓冲器，而是：进行坐标变换和裁剪(clipping)、光源计算等的几何处理，定义作为三角形和四角形等基本的单位图形(多边形)的组合的三维模型，制做用于描绘三维图像的绘图命令，以及将该绘图命令送给绘图装置。
例如，在上述图像生成装置中，显示三维的物体时，先把物体分解为多个多边形，然后把对应于各多边形的绘图命令从CPU传送到绘图装置。然后，绘图装置解释从CPU送来的绘图命令，根据表示顶点颜色数据及深度的Z值来运算构成多边形全部像素的颜色和Z值，进行把像素数据写入帧缓冲器的绘制(rendering)处理，把图形描绘到帧缓冲器中。
另外，上述Z值是表示从视点起沿深度方向的距离的信息。
可是，上述的图像生成装置具有把帧缓冲器的多个地址作为访问单位、进行每次写入多个图像数据的像素分界处理的功能，通过该功能进行帧缓冲器的访问。
但是，由上述图像生成装置进行的像素分界处理中，可能同时访问的多个地址在访问单位中固定不变。
因此，上述图像生成装置存在着如下的缺点：在由可能同时访问的多个地址显示的形状和描绘到帧缓冲器中的图形(即实际要存取的数据的存储器上的形状)不相符合的情况下，访问帧缓冲器的次数会出乎意外地增大。
并且，上述图像生成装置存在着由于访问帧缓冲器的次数的增大而使由上述图像生成装置进行的各种数据处理的效率变坏的缺点。
因此，本发明的目的是鉴于上述先有技术的实际情况，提供一种通过改换可能同时访问的地址、以最少的访问次数访问存储器来谋求提高存储器访问效率的存储器访问方法，并且提供一种通过改换可能同时访问的地址、以最少的访问次数访问存储器来进行规定的数据处理以谋求提高数据处理效率的数据处理装置。
本发明是一种同时访问存储器的多个地址的存储器访问方法，其特征是根据要存取的数据在存储器上的形状来决定同时访问的地址。
在本发明涉及的存储器访问方法中，上述数据可认为是图像数据。
并且，使用本发明涉及的存储器访问方法，可以根据上述形状的纵横比来决定访问的地址。
另外，使用本发明涉及的存储器访问方法，可从多个模板(patterns)中选择访问的地址。
本发明是通过同时访问存储器的多个地址进行规定的数据处理的数据处理装置，其特征是设有：同时访问上述存储器的多个地址的访问装置和根据输入数据的形状来决定上述访问装置同时访问的地址的控制装置。
本发明涉及的数据处理装置中，上述数据可认为是图像数据。
并且，本发明涉及的数据处理装置中，上述控制装置可根据输入数据的形状的纵横比来决定同时访问的地址。
另外，本发明涉及的数据处理装置中，上述控制装置可从多个模板选择访问的地址。
图1是表示适用本发明涉及的数据处理装置的视频游戏装置的构成的方框图。
图2是表示上述视频游戏装置的图像处理装置和帧缓冲器的构成的方框图。
图3是表示上述图像处理装置的第2总线转接器的构成的方框图。
图4是访问描绘在上述帧缓冲的存储器模板上的第1多边形的形状内部时的说明图。
图5是访问上述第1多边形的形状内部时的应访问的分界模板的说明图。
图6是在访问上述第1多边形的形状内部时，以1个地址为单位访问时的屏蔽处理的说明图。
图7是由上述屏蔽处理获得的访问地址的说明图。
图8是以(4×4)的分界模板访问描绘在上述帧缓冲的存储器上的第2多边形的形状内部的说明图。
图9是以(4×4)的分界模板访问上述第2多边形的形状内部时的应访问的分界模板的说明图。
图10是在(4×4)的分界模板内以1个地址为单位访问上述第2多边形的形状内部时的屏蔽处理的说明图。
图11是以(8×2)的分界模板访问上述第2多边形的形状内部时的说明图。
图12是以(8×2)的分界模板访问上述第2多边形的形状内部时应访问的分界模板的说明图。
图13是在(8×2)的分界模板内以一个地址单位访问上述第2多边形的形状内部时的屏蔽处理的说明图。
图14是以(16×1)的分界模板访问上述第2多边形的形状内部时的说明图。
图15是以(16×1)的分界模板访问上述第2多边形的形状内部时的应访问的分界模板的说明图。
图16是在(16×1)的分界模板内以一个地址单位访问上述第2多边形的形状内部时的屏蔽处理的说明图。
图17是算出描绘在上述帧缓冲的存储体上的多边形的形状的纵横比的处理的说明图。
图18是表示具有16个地址的5种类的分界模板的模板图。
图19是运用了本发明的视频游戏装置的俯视图。
图20是上述视频游戏装置的背面图。
图21是上述视频游戏装置的侧面图。
图22是被装置在上述视频游戏装置内的CD-ROM的俯视图。
以下，参照附图对本发明的实施例进行详细的说明。
本发明涉及的存储器访问方法是由例如图1所示的构成的视频游戏装置实施的，并且该视频游戏装置适用于本发明涉及的数据处理装置。
上述视频游戏装置根据来自使用者的指示通过读出存储在例如光盘等辅助存储装置中的游戏软件来进行游戏。如上述图1所示，该视频游戏装置具有主总线1和副总线2的两类总线。而且，主总线1和副总线2通过总线控制器16相连接。
在主总线1上连接着由微处理器等构成的主中央处理器(CPU)11、由随机存取存储器(RAM)构成的主存储装置12、主直接存储器存取控制器(DMAC)13、MPEG译码器(MDEC)14以及图像处理器装置(GPU)15。
在副总线2上连接着由微处理器等构成的副中央运算处理装置21、由随机存取存贮器构成的副存储装置22、副直接存储器存取控制器23、存储着操作系统等的程序的只读存储器24、声音处理装置(SPU)25、通讯控制单元(ATM，异步传输方式)26、辅助存储装置27、输入设备28及CD ROM驱动器30。
首先，在主总线11一方，总线控制器16是进行主总线1和副总线2间的开关动作的主总线1上的设备，在初期状态下总线控制器16处于开通状态。
主CPU11是按照主存储器12上的程序工作的主总线1上的设备。由于起动时总线控制器16处于开通状态，该主CPU11从副副总线2上的ROM24读取引导程序，以便把应用程序及需要的数据从辅助存储装置27装到主存储器12和副总线2上的设备上。
另外，在主CPU11上搭载着进行座变换处理的几何变换机(GTE：Geometry Transfer Engine)17。该几何变换机17例如装置着并列地进行多个运算的并行运算机构，根据来自主CPU11的运算要求高速地进行坐标变换、光源计算、矩阵或向量等的运算。而且，根据GTE17的运算结果，主CPU11定义作为三角形和四角形等的基本单位图形的组合的三维模型，并制做用于描绘三维图像的对应于各多边形的绘图命令，再把该绘图命令变成信息包，并作为命令包送给GPU15。
主DMAC13是主总线1上的设备，该主总线1用于进行以主总线1上的设备为对象的DMA传送的控制。该主DMAC13在总线控制器16开通时也以副总线2上的设备为对象。
GPU15是起着绘制处理器作用的主总线1上的设备。该GPU15解释从主CPU11或主DMAC13作为命令包传送来的绘图命令，根据表示顶点的颜色数据和深度的Z值，运算构成多边形的全部像素的颜色和Z值，并进行把像素数据写进帧缓冲器的绘制处理。
关于GPU15的详细的说明在后面进行叙述。
MDEC14是可以与主CPU并列工作的I/O连接设备，是主总线1上的设备，起着图像解压缩机的作用。该MDEC14对由离散余弦变换之类的正交变换压缩并编码的图像数据译码。
在副总线2的一侧，副CPU21是副总线2上的设备，由副存储器22上的程序操作。
副DMAC23是副总线2上的设备，对副总线2上的其他设备进行DMA传送的控制。该副DMAC23在总线控制器16关断时才可获得总线权利。
SPU25是作为声音处理器发挥作用的在副总线2上的设备。该SPU25根据从副CPU21或副DMAC23作为命令包传送来的声音命令，从声音存储器29中读出音源数据并输出。
ATM26是副总线2上的通讯用设备。
辅助存储装置27为副总线2上的数据输入输出设备，它由闪速存储器等的非易失性存储器构成。该辅助存储装置27暂时地存储游戏的进程和得分等的数据。
输入设备28是副总线2上的输入用设备，包括控制键盘、鼠标等的人机界面和图像输入、声音输入等的其他设备。
CD-ROM驱动器30是副总线2上的输入设备，它用于从CD-ROM中再现应用程序及需要的数据。
即，在如上述的视频游戏装置中，进行坐标变换和裁剪及光源计算等的几何处理、定义作为三角形和四角形等的基本的单位图形(多边形)的组合的3维模型、并制作用于描绘三维图像的绘图命令、把对应各多边形的绘图命令作为命令包输送给主总线1的几何处理系统由主总线1上的主CPU11及GTE17等构成。并且，在视频游戏装置中，根据来自上述几何处理系统的绘图命令，生成各多边形的像素数据、并进行写入帧缓冲器18的绘制处理以把图形描绘在帧缓冲器18中的绘制处理系统由GPU15构成。
下面，对上述的GPU15进行具体说明。
如图2所示，GPU15设置有连接在图1所示的主总线1上的信息包机31，该GPU15遵循通过主总线1从主CPU11或主DMAC13作为命令包传送给信息包机31的绘图命令，通过预处理器32和绘图机33进行把各多边形的像素数据写入帧缓冲18的绘制处理，读出描绘在帧缓冲器18中的图像的像素数据，并把该象数据作为视频信号通过显示控制单元(CRTC：CRT控制器)34供给图中未示出的电视接收机或监视接收机。
信息包机31通过主总线1把从上述图1所示的主CPU11或主DMAC13传送来的命令包展开在图中未示出的寄存器上。
预处理器32按照作为命令包送到信息包机31上的绘图命令生成多边形数据，并对多边形数据实施后述的多边形划分处理的规定的前处理，从而生成绘图机33所需要的各多边形的顶点坐标信息、纹理或MIP图(MIP map)纹理的地址信息、和像素分界的控制信息等各种数据。
绘图机33备有连接到预处理器32的N个多边形机33A1，33A2，…，33AN；连接到各多边形机33A1，33A2，…，33AN的N个纹理机33B1，33B2，…，33BN；连接到各纹理机33B1，33B2，…，33BN的第一总线转接器33C；连接到第一总线转接器33C的M个像素机33D1，33D2，…，33DM；连接到各像素机33D1，33D2，…，33DM的第2总线转接器33E；连接到第2总线转接器33E的纹理高速缓冲存储器33F；连接到纹理高速缓冲存储器33F的颜色查找表(CLUT)高速缓冲存储器33G。
在上述绘图机33中，N个多边形33A1，33A2，…，33AN根据由预处理器32实施了前处理的多边形数据，依次生成对应于绘图命令的多边形，并用并行处理方法对每一个多边形进行明暗(shading)处理。
N个纹理机33B1，33B2，…33BN根据由纹理高速缓冲存储器33F通过颜色查找表高速缓冲器33G给与的纹理数据，用并行处理进行对由多边形机33A1，33A2，…，33AN生成的各多边形的纹理变换处理或MIP图处理。
在这里，N个纹理机33B1，33B2，…，33BN所处理的多边形上附有的纹理或MIP图纹理的地址信息由预处理器32事先送给纹理高速缓冲存储器33F，并且根据上述地址信息，必需的纹理数据从帧缓冲18上的纹理区域传送到纹理高速缓冲存储器33F中。另外，在进行上述纹理的绘图时应该参照的CLUT数据从帧缓冲器18上的CLUT区域传送到CLUT高速缓冲存储器33G中。
然后，由N个纹理机33B1，33B2，…，33BN实施了纹理变换处理或MIP图处理的多边形数据，通过第1总线转接器33C传送给M个像素机33D1，33D2，…，33DM。
M个像素机33D1，33D2，…，33DM用并行处理进行Z缓冲器处理和去走样的消齿(anti-aliasing)处理等的各种图像处理，生成M个像素数据。
然后，由M个像素机33D1，33D2，…，33DM生成的M个像素数据，通过第2总线转接器33E被写入帧缓冲器18内。
这里，在第2总线转接器33E上被供给有从预处理器32来的像素分界的控制信息。而且第2总线转接器33E具有下述的功能，该功能为通过根据上述控制信息由M个像素机33D1，33D2，…，33DM生成的M个像素数据中选择L个像素数据，进行把适应于描绘在帧缓冲器18上的多边形的形状的M个存储单元地点作为访问单位、每次M个地写入像素数据的像素分界处理。
对第2总线转接器33E进行的像素分界处理的详细说明在后面叙述。
根据由预处理器32实施了前处理的多边形数据，绘图机33通过生成各多边形的全部像素数据并写入帧缓冲器18中，把由绘图命令定义为多边形的组合的图像描绘在帧缓冲器18上。
因此，描绘在帧缓冲器18上的图像的像素数据由第2总线转接器33E读出，并通过CRTC 34作为视频信号供给图中未示出的电视接收机或监视接收机。
下面，对上述的第2总线转接器33E进行的像素分界处理进行具体的说明。
如图3所示，第2总线转接器33E包括供有上述图2所示的预处理器32输出的控制电路101；供有控制电路101输出的选择器102；分别供有选择器102输出的多个多路转换器/信号分离器(MUX/DMUX)103a，103b，103c，103d，…。
而且，MUX/DMUX 103a，103b，103c，103d，…分别连接到图2所示的帧缓冲器18和绘图机33。
在这里，如上述图2所示，帧缓冲器18由多个存储体[1]，[2]，…，[X]，…，[L]构成，多个存储体[1]，[2]，…，[X]，…，[L}分别由用16个地址表示的短形区域(分界模板)构成，16个地址中的每一个地址可同时被访问。
因此，帧缓冲器18的存储体例如存储体[X]具有用于访问地址A0～A15的16个输入输出端口P0～P15，多个MUX/DMUX 103a，103b，103d，…中的4个MUX/DMUX 103a，103b，103c，103d分别同16个输入输出端口P0～P15相连接。
另外，4个MUX/DMUX 103a，103b，103c，103d与绘图机33的4个像素机33Dx1，33Dx2，33Dx3，33Dx4相对应地连接着。
存储体[X]以外的其它的各存储体因为有着与上述的存储体[X]相同的构成，所以省略其详细的说明。并且，因对于第2总线转接器33E所进行的上述其它的各存储体的访问处理也和对于后述的第2总线转接器33E所进行的存储体[X]的访问处理相同，所以以下，只对第2总线转接器33E所进行的对存储体[X]的访问处理进行说明。
首先，对第2总线转接器33E的一系列的动作进行说明。
例如，描绘在存储体[X]上的多边形的形状为图4所示的三角形TABC(第1多边形的形状)时，像素分界的控制信息从预处理器32供给控制电路101。
根据来自预处理器32的像素分界的控制信息，控制电路101把访问三角形TABC时使用的分界模板改换为例如(4×4)的分界模板。
另外，对于控制电路101中的分界模板的改换方法的详细说明在后面叙述。
控制电路101使用(4×4)的分界模板P检测形成在存储体[X]上的多个分界模板中的应该访问的分界模板，即能全部访问三角形TABC内部的那些分界模板。
因此，三角形TABC中把存储块[X]上的各分界模板用P(x方向的模板指数，y方向的模板指数)表示时，如图5所示，检测以
                P(x，y)＝P(3，1)，P(4，1)，
                         P(1，2)，P(2，2)，
                         P(3，2)，P(4，2)，
                         P(1，3)，P(2，3)，
                         P(3，3)，P(4，3)，
                         P(5，3)，P(2，4)，
                         P(3，4)，P(4，4)，
                         P(5，4)，P(3，5)，
                         P(4，5)，P(5，5)，
                         P(4，6)，P(5，6)表示的合计20个的分界模板。
而且，控制电路101把表示上述方式下检测的20个分界模板的模板信息以分界模板为单位地供给选择器102。此外，在以1个地址为单位地进行存储器访问时，控制电路101把基于三角形TABC的形状的屏蔽信息供给选择器102。
选择器102根据从控制电路101以分界模板为单位供给的模板信息，把对应于应访问的分界模板P的地址指定给MUX/DMUX103a，103b，103c，103d。
当从控制电路101供给屏蔽信息时，选择器102根据该屏蔽信息如图6所示地把在(4×4)的分界模板P中进行屏蔽而获得结果的应访问的地址指定给MUX/DMUX 103a，103b，103c，103d。因此，如图7所示，在用上述图6表示的P(4，1)表示的分界模板内的地址A0～A15中，得到屏蔽结果的应该访问的地址为A8，A9，A10，A13，A14，A15(斜线部分)。
MUX/DMUX 103a，103b，103c，103d分别在存储体[X]的地址A0～A15中访问由选择器102指定的地址。
在这里，如上述，像素数据分别从像素机33Dx1，33Dx2，33Dx3，33Dx4供给到MUX/DMUX 103a，103b，103c，103d。
这样，比如说，MUX/DMUX 103a通过访问由选择器102指定的地址，经由对应于输入输出端口P0～P15中的上述地址的那个输入输出端口，把来自像素机33Dx1的像素数据写入由存储体[X]的上述地址所表示的区域。
MUX/DMUX 103a通过访问由选择器102指定的地址，经由对应于输入输出端口P0～P15中的上述地址的那个输入输出端口，读出写入在由存储体[X]的上述地址表示的区域中的数据。然后，MUX/DMUX 103a对从存储体[X]中读出的数据进行规定的处理。
关于MUX/DMUX 103b～103d的动作，因为与上述的MUX/DMUX103a的动作相同，所以省略其详细的说明。
下面，就上述的控制电路101中分界模板的改换方法具体地进行说明。
首先，对描绘在存储体[X]上的多边形的形状为例如图8所示的横长的三角形TDEF(第2多边形的形状)及对以(4×4)的分界模板P访问三角形TDEF内部时的访问次数进行说明。
这时，应访问的分界模板的个数，如图9所示，为
               P(x，y)＝P(1，1)，P(2，1)，
                        P(3，1)，P(4，1)，
                        P(5，1)，P(0，2)，
                        P(1，2)，P(2，2)，
                        P(3，2)，P(4，2)，
                        P(5，2)，P(6，2)，
                        P(7，2)，P(8，2)，
                        P(7，3)，P(8，3)，
                        P(9，3)
合计为17个。
即，以(4×4)的分界模板P访问三角形TDEF内部时，用于访问三角形内部的访问次数为17次。
在以1个地址为单位访问时，与上述的三角形TABC的访问时相同，如图10所示，通过在(4×4)的分界模板P中进行屏蔽，只访问需要的存储器地址。
如图11所示，把三角形TDEF内部用(8×2)的分界模板P1存取时，其应该访问的分界模板的个数，如图12所示，
               P1(x，y)＝P1(1，2)，P1(2，2)，
                          P1(0，3)，P1(1，3)，
                          P1(2，3)，P1(0，4)，
                          P1(1，4)，P1(2，4)，
                          P1(3，4)，P1(1，5)，
                          P1(2，5)，P1(3，5)，
                          P1(4，5)，P1(3，6)，
                          P1(4，6)
合计为15个。
即，以(8×2)的分界模板P1，访问三角形TDEF内部时，用于全部访问三角形TDEF内部的访问次数为15次。
在以1个地址为单位访问时，与上述的三角形TABC的访问时相同如图13所示，通过在(8×2)的分界模板P1中进行屏蔽，只访问所需要的存储器地址。
如图14所示，用(16×1)的分界模板P2访问三角形TDEF内部时，应访问的分界模板个数，如图15所示，
            P2(x，y)＝P2(0，5)，P2(1，5)，
                       P2(0，6)，P2(1，6)，
                       P2(0，7)，P2(1，7)，
                       P2(0，8)，P2(1，8)，
                       P2(0，9)，P2(1，9)，
                       P2(0，10)，P2(1，10)，
                       P2(2，10)，P2(1，11)，
                       P2(2，11)，P2(1，12)，
                       P2(2，12)，P2(2，13)，
合计为18个。
即，图(16×1)的分界模板P2访问三角形TDEF内部时，用于全部访问三角形TDEF内部的访问次数为18次。
另外，在以1个地址为单位访问时，与上述的三角形TABC的访问时相同，如图16所示，通过在(16×1)的分界模板P2中进行屏蔽，来访问所需要的存储器地址。
如上所述，用(4×4)的分界模板P访问三角形TDEF内部时的访问次数为17次。用(8×2)的分界模板P1访问三角形TDEF内部时的访问次数为15次。用(16×1)的分界模板P2访问三角形TDEF内部时的访问次数为18次。其结果，用(8×2)的分界模板P1访问三角形TDEF时的访问次数为最少。因此，对于三角形TDEF最适合的分界模板为8×2的分界模板P1。
因此，控制电路101为使访问存储体[X]时使用的分界模板改换为对应于访问的多边形的形状的适用的分界模板，进行如下处理。
例如，描绘在存储体[X]上的多边形的形状是如图17所示的三角形时，首先如上所述，把分界模板的控制信息从预处理器32供给控制电路101。该分界模板的控制信息为例如三角形THIJ的三个顶点H，I，J的xy坐标H(xh，yh)，I(xi，yi)，J(xj，yj)等的信息。
如上述图17所示，控制电路101使用来自预处理器32的分界模板的控制信息，拥有X方向的最大值MAXx及最小值MINx、Y方向的最大值MAXy及最小值MINy，及由R＝dy/dx＝(MAXy-MINy)/(MAXx-MINx)的运算求三角形THIJ的纵横比R。
在三角形THIJ中  MAXx＝Xj
                 MINx＝Xi
                 MAXy＝Yh
                 MINy＝Yi
然后，控制电路101对应于如上述方式所求得的纵横比R，从图18所示的(1×16)、(2×8)、(4×4)、(8×2)、(16×1)的5种类型的分界模板Pa～Pe中选出适合的分界模板，把访问三角形内部时使用的分界模板改换为选出的分界模板。
在此，控制电路101具有如表1所示的纵横比R和由分界模板的对应表组成的表格。在该表格中，预先设定着对应于纵横比R的适合的分界模板，即访问次数为最小时的分界模板。因此，控制电路101通过使用上述表格选出按照用上述方式所得到的纵横比R的适合的分界模板。表1
    纵横比R     分界模板
    ～0.1     Pa(16×1)
    0.1～0.5     Pb(8×2)
    0.5～2.0     Pc(4×4)
    2.0～8.0     Pd(2×8)
    8.0～     Pe(1×16)
如上所述，在第2总线转接器33E中，根据描绘在存储体[X]上的多边形的形状，从如上述图18所示的5种类型的分界模板Pa～Pe中选出适当的分界模板，用选出的分界模板访问存储体[X]，所以可以以最小的访问次数在存储体[X]上描绘上述多边形。因此，第2总线转接器33E可以高效率地进行存储器访问。
另外GPU15由于用实现了高效率的存储器访问的上述第2总线转接器33E对帧缓冲器18访问及进行各种数据的处理，所以可以高效率地进行其数据处理。
适用本发明的这样的视频游戏装置由例如图19的俯视图、图20的正视图及图21的侧视图所示的结构组成。
即，如图19所示该视频游戏装置201基本上由装置本体202和通过电缆227连接在该装置本体202上的操作装置217构成。
在装置本体202的上面的中央部分设置着光盘装入单元203，在其内部装置着图22所示的CD-ROM251。在光盘装入单元203的左侧设置着电源开关205和复位开关204。上述电源开关205用于操作装置电源的开和关，上述复位开关用于操作游戏的复位。在光盘装入单元203的右侧设置着光盘操作开关206，该光盘操作开关206用于操作CD-ROM251对于光盘装入单元203的装卸。
如图20所示，在装置本体202的正面上设置着连接部207A，207B，在这些连接部207A，207B上分别设置着连接端子226、连接端子插入部212和记录插入部208。上述连接端子226设置在从操作装置217导出的电缆227的前端，上述连接端子插入部212用于连接由存储器插件组成的记录装置228。即，操作装置217和记录装置228二者可分别同时连接在该装置本体202上。
在此，图20的正面图表示的状态是在右侧的连接部207B上装置着连接端子部226和记录装置228，在左侧的连接部207A上未装置连接端子部226和记录装置228中任何一个。如该图20所示，活门(档板)207设置在安装记录装置228的记录插入部208上。当把记录装置228往装置本体202上安装时，用记录装置228的前端推入该活门209进行安装工作。
在连接端子部226的把持部231A和记录装置228上以及把持部242A上，由滚花加工分别实施了止滑加工。如图21的侧视图所示，连接端子部226和记录装置228的长度L基本为同一长度。
在操作装置217上设置着用左、右手把持的支持部220、221，在支持部220、221的前端设置着操作部218、219。操作部224、225用左右手的食指操作，操作部218、219用左右的拇指操作。
在操作部218、219之间设置着选择键222和起动键223，上述选择键222用于在游戏中进行选择操作，上述起动键223用于开始游戏的操作。
在该视频游戏装置201中，上述光盘装入单元203上装着的CD-ROM215由上述的CD-ROM驱动器30再现。上述操作装置217相当于上述的输入设备28，上述记录装置228相当于上述的辅助存储装置27。
如上详述，按照本发明，由于根据想要存取的数据在存储器上的形状来改换访问存储器多个地址的地址，即使可同时访问的多个地址所表现的形状和要存取的数据在存贮器上的形状不相符合，也可以减少访问存储器的次数。因此，可以以少量的访问次数访问存储器，可提高存储器访问的效率。
根据本发明，由于把上述数据作为图像数据，即使可同时访问的多个地址所表现的形状和描绘在图像存储器上的图形不相符合，也可以减少访问存储器的次数。
另外，根据本发明，由于根据上述形状的纵横比来改换访问的地址，上述存储器访问方法，可以选出对应于想要存取的数据的适当的应访问的地址。因此，可以以最小的访问次数访问存储器。

Claims (8)

1.一种同时地访问存储器多个地址的存储器访问方法，其特征在于，根据要存取的数据在存储器上的形状来决定同时访问的地址。
2.根据权利要求1所述的存储器访问方法，其特征在于，上述数据是图像数据。
3.根据权利要求1所述的存储器访问方法，其特征在于，根据上述形状的纵横比来决定访问的地址。
4.根据权利要求3所述的存储器访问方法，其特征在于，从多个模板中选择访问的地址。
5.一种通过同时访问存储器的多个地址来进行规定的数据处理的数据处理装置，其特征在于，该数据处理装置包括：访问装置，用于同时访问上述存储器的多个地址；控制装置，用于根据输入数据的形状来决定上述访问装置同时访问的地址。
6.根据权利要求5所述的数据处理装置，其特征在于，上述数据是图像数据。
7.根据权利要求5所述的数据处理装置，其特征在于，上述控制装置根据输入数据的形状的纵横比来决定同时访问的地址。
8.根据权利要求7所述的数据处理装置，其特征在于，上述控制装置从多个模板中选择访问的地址。
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