KR19980079560A - 준동기적 디램 회로 - Google Patents

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Abstract

준동기적 DRAM 회로는 메모리 뱅크들로 구성된 다수의 비동기적 DRAM 매크로를 사용한다. 인터페이스 변환 회로가 외부 동기적 제어 신호를 수신하여 다수의 비동기적 DRAM 매크로 각각에 대해 내부 제어 신호들을 발생시킨다. 데이터 버퍼 회로가 내부 입력/출력 (I/O) 버스에 의해 비동기적 DRAM 매크로에 연결된다. 인터페이스 변환 회로는 주파수 변환을 통한 동기적 데이터 버스트가 제공되도록 데이터 버퍼 회로를 제어한다.

Description

준동기적 디램 회로
본 발명은 전반적으로 다이나믹 랜덤 액세스 메모리(DRAM), 매립형 (embedded) DRAM 및 컴퓨터 메모리 시스템(computer memory system)에 관한 것으로, 보다 상세하게는 고속의 동기적 데이터 전송이 필요한 DRAM에 관한 것이다.
최근, 컴퓨터 시스템에서는 동기적 DRAM (SDRAM) 등의 여러 종류의 고속 DRAM이 사용되고 있다. 이것은 중앙 처리 장치(CPU) 성능의 급격한 증가(매년 약 70%)로 인해 CPU와 DRAM 사이에서 전송되는 명령어(instruction) 및 데이터 스트림(data streams)을 보다 고속으로 전송할 필요가 있기 때문이지만, 종래의 고속 페이지 모드(page mode) DRAM의 액세스 시간은 그만큼 고속으로 개선되지 않았다. 그러나, 지금까지 개선되어진 많은 새로운 종류의 DRAM에서는 막대한 설계 노력을 필요로 하였는데, 그 이유로서는, 예를 들어, 기존의 SDRAM은 고속 데이터 레이트를 달성하기 위해서는 출발에서부터 거의 전반적으로 새로운 설계를 요구하였기 때문이다. 또한, 광폭의 입력/출력 (I/O) 데이터 경로 등과 같은 여러 응용으로의 필요성이 설계 노력을 훨씬 더 증가시켜 왔다. 기존의 SDRAM에 관련된 다른 문제는 SDRAM에 있어서의 칩에 대한 클럭 분배(clock distribution)가 상당한 전력 소모의 원인이 된다는 것이다. 게다가, 기존의 SDRAM은 클럭 주파수가 낮을 경우 매우 저속의 성능을 나타낸다. 이러한 상황은 저급(low-end) 매립된 응용에서 종종 발생한다.
도 1a 및 도 1b는 4-비트 버스트 판독 동작시 기존의 비동기적 및 동기적 DRAM 인터페이스 각각에 대한 타이밍도를 도시한 것이다. 비동기적 인터페이스의 경우, RAS(행 어드레스 스트로브) 및 CAS(열 어드레스 스트로브) 신호 각각의 하이(high)에서 로우(low)로의 천이(transitions)에서 멀티플렉스된 행 및 열 어드레스가 랫치(latch)되어 행 및 열 액세스 동작이 개시된다. 4비트의 데이터 출력을 얻기 위해서는 CAS 동작을 4번 반복할 필요가 있다. 로우에서 하이로의 천이 시에 행 및 열 회로의 프리챠징(pre-charging) 동작이 개시된다. 한편, 미국 특허 제 5,404,338호에서 개시되어 있는 SDRAM은 클럭 신호와 동기로 동작하여 고속의 CPU와 그래픽스 가속기(graphics accelerator)용 주 기억 장치로서 기능한다.
도 1b에서는 JEDEC(Joint Electron Device Engineering Council) 표준 동기적 인터페이스에 있어서의 SDRAM의 전형적인 액세스 사이클을 도시하고 있다. 행 및 열 어드레스 스트로브 및 액세스는 클럭의 상승 엣지에서 RAS 및 CAS 신호를 로우로 설정함으로써 개시되며, 클럭 번호 1 및 3에서 각각 발생한다. 4-비트 버스트 모드 동작시, 후속하는 열 어드레스는 내부적으로 선형(linear) 또는 인터리브식(interleaved)으로 발생된다. 데이터 출력은 미리 정해진 클럭 사이클 후에 개시된다(이 경우에는 클럭 번호 5에서 개시된다). RAS 신호가 열 버스트 동작(column burst operation)이 완료된 후 로우로 설정되는 한편, CAS가 프리챠지 동작을 필요로 하지 않을 때 행 회로의 프리챠징이 클럭 번호 7에서 개시된다. RAS 및 CAS 액세스 지연시간(latency)은 클럭 사이클의 정수배로서 모드 레지스터(mode register)에서 규정된 단지 몇 개의 선택(a few selections)으로 제한된다. 여기서, 지연시간이란 데이터의 획득을 위한 액세스 개시로부터의 클럭 사이클의 수를 의미하는 것이다. 이러한 제한으로 SDRAM의 클럭 주파수의 적용 범위(coverage)가 협소해지게 된다. 환언하자면, 주파수가 너무 높으면, 메모리 액세스 동작은 클럭을 따라 잡을 수 없는 반면에, 클럭 주파수가 너무 낮으면, 메모리 액세스 동작은 DRAM이 실제로 제공할 수 있는 것보다 시간이 훨씬 길게 걸린다.
도 2는 트랜지스터 레벨(level)로 떨어진 완전 주문 방식(full custom approach)을 이용한 기존의 SDRAM 설계에 대한 전형적인 블록도를 도시한다. 메모리 어레이(1A 및 1B)는 2-뱅크(bank) 아키텍쳐(architecture)로 구성된다. 2 뱅크에 대해 메모리 액세스를 인터리빙함으로써, 행 회로의 프리챠지 동작으로 인한 액세스 지연시간을 최소화시킬 수 있다. 메모리 어레이(1A 및 1B)로부터 나온 출력 각각은 감지 증폭기(2A 및 2B)에 제공된다. 메모리 어레이(1A 및 1B)는 행 디코더(7A 및 7B) 및 열 디코더(3A 및 3B)에 의해 각각 어드레스된다. 순차 제어 회로(5A 및 5B) 및 행·열 선택 회로(6A 및 6B) 등의 각종 제어 회로에는 코맨드 디코더(102)로부터의 입력들이 공급된다. 코맨드 디코더(102)로의 입력은 기록 인에이블(WE) 버퍼(104), CAS 버퍼(105), RAS 버퍼(106), 및 칩 선택(CS) 버퍼(107)에 의해 공급된다.
SDRAM 칩 상의 회로는 버퍼(110)가 공급하는 외부 클럭(CKE)과 동기화된 클럭 버퍼(109)로부터 나온 클럭(CLK)과 동기를 이룬다. 굵은 선으로 그려진 클럭 라인들은 칩 전체에 도달되어 클럭 관련 회로에서의 전력 소모가 많아진다. 이것은 데이터 레이트를 개선시키기 위해 열 회로에서 파이프라인(pipeline) 아키텍쳐를 사용할 경우 특히 심하다.
둘째로, 예를 들어, 미국 특허 제 5,291,580호에서 개시되어 있는 고 성능 동기적 메모리 시스템은 표준 DRAM, 랫치와, 개별 칩으로 구현되는 버퍼 회로 및 제어 회로로 구성된다. 그러나, 이 시스템은 기존의 SDRAM 및 SDRAM SIMM(단일 인-라인형 메모리 모듈)에 논리적 및 물리적으로 필적할 만한 메모리 시스템으로 설계되지 않았다.
마지막으로, 미국 특허 제 5,494,435호에서 개시되어 있는 동기적 DRAM 메모리 모듈이 있다. 그러나, 이것은 단지 클럭 레이트를 높이기 위해 클럭 구동기(clock driver)를 양호하게 배치시킨 동기적 DRAM을 사용한 간단한 구현이다.
그러므로, 본 발명의 목적은 기존의 실시에서보다 턴 어라운드 시간(turn around time)이 훨씬 더 짧은 고성능 및 저 전력 SDRAM형 메모리를 설계하는 방법을 제공하는 데 있다.
본 발명의 다른 목적은 클럭 주파수의 보다 양호한 적용 범위를 위해 동기적 및 비동기적 DRAM 인터페이스를 제공하며 클럭 배분에 관련된 전력 소모를 감소시키는 데 있다.
본 발명의 바람직한 실시예에 따르면,
1. DRAM 어레이의 매크로 블록(macro block) 및 주변 회로(우리는 이것을 DRAM 매크로라 칭한다)를 사용한다. DRAM 매크로의 인터페이스는 페이지 모드 표준 DRAM에 대해 비동기적이거나, 동일하거나, 또는 일부 변화된다. 칩은 기존의 SDRAM의 2 뱅크 아키텍쳐를 에뮬레이트(emulate)하기 위해 적어도 2개의 DRAM 매크로를 갖는다. 데이터 전송 레이트를 한층 더 개선시키기 위해서는 다중 뱅크(2 이상)의 아키텍쳐를 사용할 수 있다.
2. 외부 동기적 인터페이스로부터 내부 비동기적 DRAM 매크로 인터페이스까지 인터페이스 변환 회로를 사용한다. 이 변환 회로는 서로 다른 뱅크들을 별도의 제어 신호를 사용하여 독립적으로 제어한다.
3. 데이터-버퍼 회로는 내부 광폭 I/O 버스를 사용하여 어레이를 조기에 프리챠지(early pre-charge)함으로써 데이터를 프리페치(pre-fetch)하며 데이터-버퍼 회로로부터 나온 데이터는 주파수 변환을 통해 동기식으로 버스트된다. 버스트 전송은 인터페이스 변환 회로에 의해 제어된다.
본 발명의 장점들은 다음과 같다.
1. 인터페이스 변환 회로 및 데이터 버퍼 회로로서 기존의 표준 DRAM 설계 및 게이트 어레이 회로를 최적으로 사용함으로써 설계 턴-어라운드 시간을 감소시킬 수 있다. 특히, 인터페이스 변환 회로로서 게이트 어레이 회로를 사용하면 설계 턴-어라운드 시간뿐 아니라 프로세스 턴-어라운드 시간도 상당히 단축시킬 수 있는데, 이것은 다른 종류의 동기적 DRAM을 백 엔드(back end) 처리 단계만으로 설계할 수 있기 때문이다.
2. 데이터-버퍼 회로를 통한 주파수 변환은 상당한 회로 튜닝(tuning) 노력 없이도 버스 인터페이스 한계까지 데이터 레이트를 용이하게 증가시킬 수 있다.
3. RAS 및 CAS 신호 등의 독립적인 제어에 의해 RAS 및/또는 CAS 사이클에 다수의 뱅크를 인터리빙함으로써 데이터 레이트가 개선된다.
4. 칩 전체에 대해 동기화 클럭을 분배시킬 필요가 없기 때문에, 전력 소모가 적어진다. 이것은 특히 SDRAM의 열 파이프라인 아키텍쳐와 비교해 볼 때 중요한 것이다.
5. 동기적 DRAM은 또한 인터페이스 변환 및 데이터 버퍼 회로의 디스에이블링에 의해 표준 비동기적 DRAM으로서 사용될 수 있다.
6. 동기적에서 비동기적으로의 인터페이스 변환은 비동기적에서 동기적으로의 변환보다 양호하다. 달리 말하자면, 동기적 DRAM 매크로를 사용하여 비동기적 DRAM 인터페이스의 고 주파수 페이지 사이클을 실현하는 것이 클럭 발생 및 인터페이스 변환에 대한 설계가 훨씬 더 복잡해진다.
본 발명의 다른 바람직한 실시예에서는, 전송시 광폭의 온-칩 버스(wide on-chip bus) 대신 고속 페이지 모드를 사용한다. 기타 나머지는 동일하다.
본 발명의 개념은 상기에서 열거된 주된 장점들을 간직하면서 다른 여러 방식으로 구현될 수 있다. 첫째, 본 발명의 개념은 CPU 코어 및 주변 회로와 함께 준(quasi)동기적 DRAM을 매립한(embedded) 매립 시스템으로 실현된다. 둘째, 본 발명의 개념은 SIMM 상에 표준 DRAM을 배치하고 인터페이스 변환 및 데이터 버퍼 회로로서 주문형 집적 회로(ASIC) 칩을 사용함으로써 SIMM 레벨 구현으로 실현될 수 있다.
도 1a 및 도 1b는 기존의 비동기적 DRAM 인터페이스와 동기적 DRAM 인터페이스를 비교하는 타이밍도,
도 2는 기존의 SRAM 설계에 대한 일례를 도시하는 블록도,
도 3a 및 도 3b는 본 발명에 따른 DRAM 칩 아키텍쳐에 대한 블록도,
도 4a, 도 4b 및 도 4c는 1-비트 전송, 프리페치를 이용한 4-비트 전송, 및 고속 페이지 모드를 이용한 4-비트 전송 각각에 대한 내부 및 외부 신호의 블록도,
도 5는 도 3a 및 도 3b에서 도시된 DRAM 칩 아키텍쳐에 있어서의 인터페이스 변환 회로에 대한 블록도,
도 6은 도 3a 및 도 3b에서 도시된 DRAM 칩 아키텍쳐에 있어서의 데이터 입력/출력 버퍼 회로에 대한 블록도,
도 7a 및 도 7b는 매립형 DRAM 칩 및 SIMM(단일 인-라인형 메모리 모듈)의 메모리-시스템-레벨 구현에 대한 본 발명의 여러 실시를 나타내는 레이아웃.
* 도면의 주요 부분에 대한 부호의 설명
210, 211 : 인터페이스 변환 회로
202A, 202B : DRAM 매크로
203, 213 : 데이터 버퍼 회로
212A, 212B, 212C, 212D : 메모리 뱅크
본 발명의 상기 및 기타 목적, 양태, 및 장점들은 도면을 참조하여 이하에서 기술한 바람직한 실시예의 상세한 설명으로부터 쉽사리 이해할 수 있을 것이다.
도면 중에서, 특히 도 3a를 참조해 보면, 본 발명에 따른 DRAM의 기본 개념이 도시되어 있다. 두 셋트의 DRAM 매크로(202A 및 202B)는 SDRAM과 동일한 2-뱅크 아키텍쳐를 형성한다. 인터페이스 변환 회로(201)는 동기적 DRAM 인터페이스와 비동기적 DRAM 인터페이스 사이의 변환을 책임지고 있다. ERAS, ECAS 등은 외부용 RAS, CAS 등을 나타내는 한편, IRAS, ICAS, 등은 내부용 RAS, CAS 등을 나타낸다. 도시를 간략히 하기 위해, RAS 및 CAS 이외의 다른 제어 신호들은 생략하였다. 각 뱅크는 SDRAM의 2-뱅크 아키텍쳐에 에뮬레이트하도록 독립된 IRASA, ICASA, . . . , IRASB, ICASB, . . . ,등에 의해 제어되는 것에 주목할 필요가 있다. 데이터 버퍼 회로(203)는 이 버퍼에 데이터를 전송하기 위해 단지 하나의 페이지 사이클만을 사용할 경우 광폭의 온-칩에 의해 DRAM 매크로에 연결된다. 4-비트 버스트라고 가정하면, 각 뱅크 내의 온-칩 버스는 효율적인 4-비트 버스트 모드를 위해서는 외부 I/O 버스폭의 4배를 필요로 할 것이다. 고속의 다중 패드 모드 사이클을 사용할 수 있으면, 온-칩 버스의 폭을 감소시킬 수 있다.
도 3b는 본 발명의 증강된 아키텍쳐를 도시한 것이다. 데이터 레이트를 더욱 개선시키기 위해 다중(2 이상 또는 2n이상, 여기서 n1) 뱅크(212A 내지 212D)를 사용한다. 이러한 경우, 인터페이스 변환 회로(211)로부터의 ICAS가 뱅크 A와 뱅크 B 사이에, 그리고 뱅크 C와 뱅크 D 사이에 인터리브된다. 본 발명에서는 여러 종류의 다중 IRAS 및 ICAS의 인터리빙을 고려한다. 데이터 버퍼 회로(213)는 온-칩 버스에 의해 DRAM 매크로에 연결된다.
도 4a는 1-비트 전송에 대한 타이밍도를 도시하며, 도 4b는 프리-페치(pre-fetch)를 이용하는 4-비트 버스트 전송에 대한 타이밍도를 도시하며, 도 4c는 다중 고속 페이지 모드 전송을 이용하는 4-비트 버스트 전송에 대한 타이밍도를 도시한다. ERAS 및 ECAS 등의 동기적 입력에 기초하여 인터페이스 변환 회로에 의해 IRAS 및 ICAS 등의 비동기적 내부 제어 신호들이 발생된다. 데이터 버퍼에 랫치된 데이터 중 단지 일부만이 1-비트 전송으로 전송되어진다. 4-비트 전송 시에는, 데이터는 데이터 버퍼 회로에 랫치되어진다.
도 4b에서, 데이터 버퍼 회로 내의 모든 데이터는 인터페이스 변환 회로로부터 나온 버스트 제어 신호에 따라 4 클럭 사이클로 전송된다. 이 버스트 제어 신호는 또한 선형 및 인터리브된 버스트 등의 버스트 시퀀스를 제어한다. 또한, 전(full) 페이지 버스트를 일련의 4-비트 버스트에 의해 이뮬레이트할 수 있지만, 도면에서는 도시하지 않았다.
광폭의 온-칩 버스를 사용하는 대신, 도 4c에서 도시된 다중 고속 페이지 모드 사이클을 이용하여 DRAM 매크로와 데이터 버퍼 회로 간에서의 데이터 전송을 행할 수 있다. CAS 레이턴시 및 버스트 모드는 인터페이스 변환 회로에 레지스터를 구비함으로써 구성 가능하다.
도 5는 인터페이스 변환 회로(211)의 블록도를 도시한다. 입력 버퍼(401)는 ERAS, ECAS, EWE(외부 기록 인에이블), ECS(외부 칩 선택), CLK(클럭), 및 ADD(어드레스) 등의 모든 입력 제어 버퍼를 나타낸다. 모든 입력 버퍼는 동기적 랫치 회로이다. 코맨드 디코더는 상태 머신(410) 및 조합 논리(420)로 구성된다. 상태 머신(410)은 게이트-어레이를 기본으로 한 설계이다. 조합 논리(420)는 하드웨어 기술언어(hardware description language, HDL)를 통해 합성될 수 있다. 코맨드 디코더는 입력 버퍼(401)로부터 외부 제어 신호들 및 어드레스를 수신하여, 이들 신호를 내부 제어 신호(430, 예를 들어, IRASA, ICASA, . . ., IRASB, ICASB, . . .)로 변환시키며, 버스트 어드레스 발생기(440)는 데이터 I/O 버퍼 회로를 선택하기 위한 버스트 제어 신호(441)를 발생시킨다.
도 6은 데이터 I/O 버퍼 회로의 블록을 도시한다. DRAM 매크로(501)와 I/O 패드(511) 사이에서의 데이터 전송 시간을 최소화하도록 설계되어진 고속의 양방향성 회로들이 제공되어 있다. DRAM 매크로는 DB[0:255]로 표시된 내부 256-비트폭의 데이터 버스를 갖는다. 각 데이터 버스는 위크 랫치(weak latch, 503)에 의해 유지된다. 인터페이스 변환 회로로부터 나오는 선택 신호들은 2:1 멀티플렉서(504) 및 8:1 멀티플렉서(506)와, 랫치(505)에서 보유되는 디스에이블 또는 버스트 어드레스 제어(508)를 제어한다. DQ[0:63]로 표시된 전체 64-비트 데이터 입력/출력 버스가 연결되어 있다. 각 데이터 입력/출력 데이터 버스는 위크 랫치(507)에 의해 유지된다.
READ 데이터 코맨드는 DRAM 매크로(501)로부터 나온 데이터를 오프-칩 드라이버(off-chip driver, 509)를 통해 I/O 패드(511)로 전송시킬 것이다. WRITE 데이터 코맨드는 I/O 패드(511)를 통한 데이터를 입력 버퍼(513)로 입력하고, I/O 버스에 후속하여 DRAM 매크로(501)에 분배시킬 것이다.
도 7a 및 도 7b는 본 발명의 다른 구현을 나타낸 것이다. 도 7a는 매립형 DRAM 칩에 대한 실시예이며, 도 7b는 표준 DRAM 및 별도의 ASIC(주문형 집적 회로) 칩을 사용하여 SIMM(단일 인-라인 메모리 모듈)으로 메모리-시스템 레벨을 구현한 실시예이다.
도 7a에서, CPU 코어(300)는 본 발명에 따라 준동기적 DRAM(302)과 통신한다. 도 3a 및 도 3b를 참조하라. 이 매립형 DRAM 칩 실시예에는 다른 주변 회로(301)가 포함된다.
도 7b는 광폭의 I/O 표준 DRAM 칩 및 별도의 ASIC 칩을 사용하여 SIMM으로 실시된 인터페이스 변환 회로 및 데이터 버퍼 회로를 나타낸다. 이 실시예에서는 비록 약간 고가의 광폭 I/O DRAM 및 추가의 ASIC 칩을 필요로 하지만, 표준 DRAM을 사용하여 SDRAM에 기초한 SIMM을 에뮬레이팅하는 방법을 제공한다. 도 7b에서, 데이터 버퍼 회로는 인쇄 회로 기판(PCB) 상의 배선(wiring)을 위한 별도의 칩으로 실현된다.
본 발명에 따르면, 기존의 실시에서보다 턴 어라운드 시간(turn around time)이 훨씬 더 짧은 고성능 및 저 전력 SDRAM형 메모리를 설계하는 방법을 제공할 수 있다. 또한, 본 발명에 따르면 클럭 주파수의 보다 양호한 적용 범위를 위해 동기적 및 비동기적 DRAM 인터페이스를 제공하며 클럭 배분에 관련된 전력 소모를 감소시킬 수 있다.
지금까지는 비록 본 발명을 바람직한 실시예에 대해서만 기술하였지만, 본 기술 분야의 숙련자라면 첨부된 청구 범위의 사상 및 범주를 벗어나지 않는 한 여러 변형 및 수정 실시예가 가능하다는 것을 인식할 수 있을 것이다.

Claims (10)

  1. 준동기적(quasi-synchronous) DRAM 회로에 있어서, ① 메모리 뱅크(memory bank)로 구성된 다수의 비동기적 DRAM 매크로(macro)와, ② 외부 동기적 제어 신호를 수신하여 상기 다수의 비동기적 DRAM 매크로에 각각에 대해 내부 제어 신호를 발생시키는 인터페이스 변환 회로와, ③ 상기 비동기적 DRAM 매크로 각각에 내부 입력/출력(I/O) 버스에 의해 연결되며, 상기 인터페이스 변환 회로에 의해 제어되어 주파수 변환을 통한 동기적 데이터 버스트(data burst)를 제공하는 데이터 버퍼 회로를 포함하는 준동기적 DRAM 회로.
  2. 제 1 항에 있어서, 상기 인터페이스 변환 회로는 상기 메모리 뱅크들을 별도의 제어 신호들을 사용하여 서로 독립적으로 제어하는 준동기적 DRAM 회로.
  3. 제 1 항에 있어서, 상기 인터페이스 변환 회로 및 상기 데이터 버퍼 회로는 종래의 비동기적 DRAM 회로로서 상기 준동기적 DRAM 회로를 사용하기 위해 선택적으로 디스에이블되어지는 준동기적 DRAM 회로.
  4. 제 1 항에 있어서, 상기 데이터 버퍼 회로는 상기 DRAM 매크로로부터 나온 데이터를 I/O 패드로 전송하기 위한 오프-칩 드라이버(off-chip driver) 및 상기 I/O 패드로부터 나온 데이터를 상기 DRAM 매크로로 전송하기 위한 입력 버퍼를 포함하는 고속의 양방향성 회로를 포함하는 준동기적 DRAM 회로.
  5. 제 4 항에 있어서, 상기 데이터 버퍼 회로는 상기 DRAM 매크로와, 상기 오프-칩 드라이버 및 상기 입력 버퍼 사이에서 데이터를 전송하기 위한 고속의 버스 및 멀티플렉서 회로―이 멀티플렉서 회로는 상기 인터페이스 변환 회로에 의해 제어되어짐―를 더 포함하는 준동기적 DRAM 회로.
  6. 제 5 항에 있어서, 상기 인터페이스 변환 회로는 외부 제어 및 어드레스 신호를 수신하기 위한 다수의 입력 버퍼 회로와, 상기 외부 제어 및 어드레스 신호를 수신하도록 연결되어 상기 메모리 뱅크를 독립적으로 제어하기 위한 별도의 제어 신호 및 상기 데이터 버퍼 회로에 대한 제어 신호를 발생시키는 코맨드 디코더(command decoder)를 포함하는 준동기적 DRAM 회로.
  7. 제 6 항에 있어서, 상기 코맨드 디코더는 게이트-어레이 설계로 구현되는 상태 머신(state machine)과, 상기 상태 머신의 출력을 수신하여 상기 제어 신호들을 발생시키는 조합 논리(combination logic)를 포함하는 준동기적 DRAM 회로.
  8. 제 7 항에 있어서, 단일의 집적 회로 패키지(package)로 구현되어지는 준동기적 DRAM 회로.
  9. 제 8 항에 있어서, 상기 집적 회로 패키지는 프로세서 코어 논리(processor core logic) 및 주변 회로를 포함하는 준동기적 DRAM 회로.
  10. 제 7 항에 있어서, 상기 DRAM 매크로는 메모리 모듈(memory module) 상에 장착된 다수의 DRAM 칩으로 구현되며, 상기 인터페이스 변환 회로 및 상기 데이터 버퍼 회로는 상기 메모리 모듈 상에 장착된 주문형 집적 회로로 구현되어지는 준동기적 DRAM 회로.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100438893B1 (ko) * 2001-12-27 2004-07-02 한국전자통신연구원 뱅크 인식을 이용한 고속 ｓｄｒａｍ 제어 장치 및 방법
KR100694773B1 (ko) * 1998-11-26 2007-03-14 후지쯔 가부시끼가이샤 반도체 집적 회로 장치, 반도체 집적 회로 장치의 설계방법 및 기록 매체

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE39579E1 (en) * 1997-04-04 2007-04-17 Renesas Technology Corp. Semiconductor integrated circuit device comprising RAM with command decode system and logic circuit integrated into a single chip and testing method of the RAM with command decode system
US6105089A (en) * 1997-05-13 2000-08-15 Micron Electronics, Inc. Data management system for adding or exchanging components on a running computer
US6046742A (en) * 1997-05-13 2000-04-04 Micron Electronics, Inc. Display of system information
US6425006B1 (en) 1997-05-13 2002-07-23 Micron Technology, Inc. Alert configurator and manager
US6553416B1 (en) 1997-05-13 2003-04-22 Micron Technology, Inc. Managing computer system alerts
US6134614A (en) * 1997-05-13 2000-10-17 Micron Electronics, Inc. Method for facilitating the replacement or insertion of devices in a computer system through the use of a graphical user interface
US6058445A (en) * 1997-05-13 2000-05-02 Micron Electronics, Inc. Data management method for adding or exchanging components on a running computer
US6219711B1 (en) 1997-05-13 2001-04-17 Micron Electronics, Inc. Synchronous communication interface
US6134615A (en) * 1997-05-13 2000-10-17 Micron Electronics, Inc. System for facilitating the replacement or insertion of devices in a computer system through the use of a graphical user interface
US6336159B1 (en) 1997-06-25 2002-01-01 Intel Corporation Method and apparatus for transferring data in source-synchronous protocol and transferring signals in common clock protocol in multiple agent processing system
US6068661A (en) * 1997-10-01 2000-05-30 Micron Electronics, Inc. Method of emulating synchronous communication
CA2316590A1 (en) 2000-08-23 2002-02-23 Celestica International Inc. System and method for using a synchronous device with an asynchronous memory controller
DE10052210B4 (de) * 2000-10-20 2004-12-23 Infineon Technologies Ag Integrierte Schaltung mit einer synchronen und asynchronen Schaltung sowie Verfahren zum Betrieb einer solchen integrierten Schaltung
US6545942B2 (en) * 2001-02-21 2003-04-08 Fujitsu Limited Semiconductor memory device and information processing unit
US6834334B2 (en) * 2001-08-28 2004-12-21 International Business Machines Corporation Method and apparatus for address decoding of embedded DRAM devices
DE10200839A1 (de) * 2001-09-20 2003-04-24 Infineon Technologies Ag System zur Steuersignalkonversion zwischen Speicherzugriffspezifikationen
DE10159956A1 (de) * 2001-12-06 2003-06-18 Siemens Ag Speichermodul
DE10245037B4 (de) * 2002-09-26 2007-08-23 Infineon Technologies Ag Verfahren zum Entwurf von DRAM-Halbleiter-Speicherbauelementen
US7174523B2 (en) * 2004-07-30 2007-02-06 International Business Machines Corporation Variable sigma adjust methodology for static timing
US8024511B2 (en) * 2007-08-31 2011-09-20 Siemens Industry, Inc. Systems, devices, and/or methods to access synchronous RAM in an asynchronous manner
JP5314612B2 (ja) 2010-02-04 2013-10-16 ルネサスエレクトロニクス株式会社 半導体記憶装置
US8462561B2 (en) * 2011-08-03 2013-06-11 Hamilton Sundstrand Corporation System and method for interfacing burst mode devices and page mode devices
US20140098880A1 (en) * 2012-10-05 2014-04-10 Qualcomm Incorporated Prediction mode information upsampling for scalable video coding
US10592121B2 (en) 2017-09-14 2020-03-17 Samsung Electronics Co., Ltd. Quasi-synchronous protocol for large bandwidth memory systems
WO2020188271A1 (en) * 2019-03-20 2020-09-24 V-Nova International Limited Temporal signalling for video coding technology
JPWO2020250599A1 (ko) * 2019-06-12 2020-12-17
KR20210034534A (ko) * 2019-09-20 2021-03-30 한국전자통신연구원 영상 부호화/복호화 방법, 장치 및 비트스트림을 저장한 기록 매체
CN114710663A (zh) * 2019-09-20 2022-07-05 杭州海康威视数字技术股份有限公司 一种解码、编码方法、装置及其设备
CN112106362A (zh) * 2019-09-30 2020-12-18 深圳市大疆创新科技有限公司 可移动平台的图像处理方法、装置、可移动平台及介质
TWI774124B (zh) * 2019-11-15 2022-08-11 寰發股份有限公司 用於編解碼３６０度虛擬實境視訊序列的方法和裝置
US20220408114A1 (en) * 2019-11-22 2022-12-22 Sharp Kabushiki Kaisha Systems and methods for signaling tiles and slices in video coding
EP3942836A1 (en) * 2020-05-19 2022-01-26 Google LLC Dynamic parameter selection for quality-normalized video transcoding

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4665495A (en) * 1984-07-23 1987-05-12 Texas Instruments Incorporated Single chip dram controller and CRT controller
US4922432A (en) * 1988-01-13 1990-05-01 International Chip Corporation Knowledge based method and apparatus for designing integrated circuits using functional specifications
US5148524A (en) * 1988-11-29 1992-09-15 Solbourne Computer, Inc. Dynamic video RAM incorporating on chip vector/image mode line modification
US5033027A (en) * 1990-01-19 1991-07-16 Dallas Semiconductor Corporation Serial DRAM controller with multi generation interface
US5258919A (en) * 1990-06-28 1993-11-02 National Semiconductor Corporation Structured logic design method using figures of merit and a flowchart methodology
US5276843A (en) * 1991-04-12 1994-01-04 Micron Technology, Inc. Dynamic RAM array for emulating a static RAM array
US5291580A (en) * 1991-10-04 1994-03-01 Bull Hn Information Systems Inc. High performance burst read data transfer operation
JP3476231B2 (ja) * 1993-01-29 2003-12-10 三菱電機エンジニアリング株式会社 同期型半導体記憶装置および半導体記憶装置
US5432707A (en) * 1993-02-12 1995-07-11 International Business Machines Corporation Automated circuit design

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100694773B1 (ko) * 1998-11-26 2007-03-14 후지쯔 가부시끼가이샤 반도체 집적 회로 장치, 반도체 집적 회로 장치의 설계방법 및 기록 매체
KR100438893B1 (ko) * 2001-12-27 2004-07-02 한국전자통신연구원 뱅크 인식을 이용한 고속 ｓｄｒａｍ 제어 장치 및 방법

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Publication number Publication date
US5901304A (en) 1999-05-04
KR100277248B1 (ko) 2001-02-01

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