KR19980077018A - 허용 영역의 사용을 통한 모듈 유효 레벨에서의 공정 흐름 설계 - Google Patents
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Abstract
제조 흐름 설계의 비용 및 사이클 타임을 줄이기 위한 방법 및 공정, 특히 마이크로전자 집적 회로의 공정이 설명된다. 본 발명의 한 실시에는 공정 흐름 설계의 테스크를 다수의 축약 레벨로 분할하는 방법으로서 이러한 축약 레베들 사이를 변환시키는 메카니즘을 제공한다. 공정은 각각 공정을 제한한 다수의 모듈로 분할된다. 공정 제한은 최종 모듈로부터 최초 모듈로 후방 전달되고, 또한 필요한 경우에는 이전 모듈로부터 이후 모듈로 전방 전달된다. 이러한 접근법은 포괄적인 설계 분류법으로서, 높은 레벨의 축약에 필요한 것은 축약 레벨를 낮추도록 연속적으로 감소되어 낮은 레벨에 의해 부과된 제약에 맞춘다.
Description
본 발명은 다중 모듈 공정 흐름의 설계에 관한 것이다. 특히, 공정 모듈을 위해 개발된 허용 영역을 사용하여 가변 공정 모듈에 필요한 처리/설정으로 장치 성능 조건을 변환시킴으로써 마이크로전자 기기 제조 공정을 설계하는 포괄적인 접근법에 관한 것이다. 양호한 실시예는 반도체 공정 흐름에 관한 것이다.
아래에 공동 양도된 특허 출원이 참조로 설명된다.
마이크로 전자공학의 발전은 상당 부분 마이크로전자 기기 제조 기술의 개선의 영향이다. 불행히도, 마이크로전자 기기 제조의 계속적인 발전을 위해서는 실재로는 점점 복잡한 기술을 개발하도록 자본과 시간을 투자해야 한다. 기술 개발을 위한 경비의 증가로 전자 기술 및 전자 산업의 성장 속도가 늦춰진다.
집적 회로의 제조는 실리콘 웨이퍼로 불리는 초순수 실리콘 결정 얇은 조작이 그 기초이고, 웨이퍼상에서 수행되는 정확하게 제어되는 제조 단계의 순서에 의해 진행된다. 각 단계마다 정밀한 동작을 수행하는 단계들의 순서 열거는 공정 흐름(process flow)으로 공지된다. 소망된 전자 장치를 생산하는 공정 흐름을 설계하는 데스크는 2부분으로 분류될 수 있다. 제 1부분은 웨이퍼 상태의 변환의 소망된 세트가 되는 공정 모듈을 설계하는것이다. 이 부분은 모듈 합성이라 칭한다. 제 2부분은 모듈의 순서 및 정확한 웨이퍼-상태를 선택함에 의해 공정 모듈을 공정흐름으로 조합하는 것을 포함하여 흐름의 마지막에서 웨이퍼-상태는 소망된 장치가 된다. 이러한 제 2부분은 아래부터 흐름 합성이라 칭한다.
본 발명에 따르면, 개선된 방법은 마이크로 전자 장치 제조 기술을 개발하기 위한 비용 및 사이클 타임을 감소시키도록 흐름 합성이 제공된다. 본 발명은 공정 모듈로 칭하는 재사용 가능한 순서로부터의 조립 공정 흐름을 설명한다.
본 발명의 한 실시예는 설계 공정 흐름의 데스크를 다수의 축약 레벨로 분할하고 이러한 축약 레벨 사이를 변환시킬 수 있는 메카니즘을 제공하는 것이다. 이로써 낮은 레벨에 의해 부고된 제약을 만족시키면서, 고 레벨의 축약으로부터의 성능 목표치가 낮은 레벨에서의 목표치를 연속적으로 감소되는 포괄적인 설계 방법이 유도된다. 이는공정 설계에서 종종 수행되는 일반적인 설계 방법과는 대조된다. 일반적인 접근법에서, 먼저 공정을 변하게 한 다음 장치 성능에 대한 영향을 산정한다. 이러한 복잡한 문제를 다수의 축약 레벨로 분할되는 접근법은 회로 합성에서의 설계 비용 및 사이클 타임을 감소시키는 데 있어서 성공적인 유사한 접근접에 영향을 받았다.
본 발명의 이점은 새로운 공정, 특히 반도체 제조 공정의 설계의 사이클 타임이 감소된다는 것이다.
본 발명이 이점은 현존하는 모듈이 소망된 장치를 생성할 수 없는 경우 가시적 능력에 있다. 이러한 경우, 상이판 전달단에서 허용 영역을 관측함으로써, 설계자는 확장된 능력을 가지는 것이 필요한 예상 모듈 또는 현재 모듈을 사용할 수 있도록 이완될 필요가 있는 장치 성능을 식별할 수 있다.
본 발명의 실시예의 다른 이점은 컴퓨터 시스템 상의 제약의 전달을 수행하는데 필요한 계산적인 리소스를 감소시키기 위한 그리드 및 허용 영역의 계층적인 표시이다.
도 1a 및 도 1b는 허용 영역 및 변수 x 및 y에 대한 그리드된 허용 영역을 도시하는 도면.
도 2는 게이트 길이 및 산화 두계에 대한 2차원 허용 영역의 예를 도시하는 도면.
도 3은 모듈 M2의 제약이 시작 상태 Y로 전달되는 본 발명의 실시예를 도시하는 도면.
도 4a는 1차원 제약으로부터 2차원 모듈까지의 제약의 전달을 도시하는 도면.
도 4b는 2차원 모듈까지의 2차원 제약의 전달을 도시하는 도면.
도 5는 웨이퍼 상태 제약 및 모듈 제약이 상이한 차원을 가지는 예를 도시하는 도면.
도 6a 내지 도 6h는 본 발명의 컴퓨터 프로그램 실시예에 대한 스크린 디스플레이를 도시하는 도면.
축약 레벨 및 모듈
본 발명의 방법의 중요한 특성은 공정 흐름 다수의 축약 레벨로 분할하고 축약 레벨 상이의 디자인 요구를 변환하는 메카니즘을 제공하는 것이다. 복잡한 문제를 다수의 레벨로 분할하고 이러한 레벨들 사이에 정확한 인터페이스를 지정하는 이러한 접근법은 디지털 회로 합성 및 컴퓨터 네트워크 설계에 있어서 성공적인 유사한 접근법에 영향을 받았다. 표 1은 공정 흐름 합성에 대해 식별된 축약 레벨을 도시한다.
표 1
축약의 최고 레벨은 장치 성능 레벨이다. 장치 요구가 이 레벨에서 특정된다. 직접 회로에 대한 성능 요구의 전형적인 예는 트랜지스터(Ion)의 구동 전류, 최대 허용 누설 전류(Ioff), 트랜지스터의 스위칭 속도를 측정하는 장점의 형상(FOM;figure of merit), 신뢰 요구등이다. 이러한 요구는 회로 성능을 고려하고 구입자의 요구에 의해 유도된다. 이들은 목표 셋 및 공정 흐름에 의해 생성된 장치에 대한 제약을 제공한다.
다음 축약 레벨은 장치 디자이너블스 레벨이다. 이는 설계자가 장치 성능을 얻도록 수정 가능한 반도체 장치의 특성이다. MOSFET에 대한 장치 디자이너블스능의 에로서, 현대 집적 회로에서 통상적으로 발견되는 반도체 장치 족은 트랜지스터를 스위칭하는데 사용되는 게이트 전극의 유효 길이(Loff), 게이트 산화의 두께(Tox), 트랜지스터의 특성을 제어하는데 사용되는 가변 불순물을 설명하는 도핑 특성 등이다. 이러한 장치 디자이너블스에 대한 신규한 접근법의 중요한 특성은 디자이너블스의 소망된 값을 얻도록 독립 공정에 한정된다는 것이다. 이는 장치 설계와 공정 설계 사이의 명백한 분리를 제공한다.
다음의 3개의 축약 레벨은 공정 모듈의 이해(notion)와 연관된다. 모듈 유효는 모듈 공정의 결과로서 관측되는 웨이퍼 상의 변화이다. 예는 산화 두께, 게이트 길이 등을 포함한다. 모듈 처리는 모듈 공정 동안 웨이퍼가 격게되는 환경이다. 예는 공정 개스의 압력, 자속 밀도 등의 부분 압력을 포함한다. 모듈 세팅은 공정 동안 사용되는 공정 장치 상의 적절한 제어의 값이다. 모듈 세팅의 예는 개스 흐름비, 시간, 온도등의 예이다. 이러한 축약 레벨은 상술한 관련 응용물내에 탐구된다.
공정 모듈
공정 모듈은 효과적으로 관측되고, 모델화되고 제어될 수 있는 공정 복잡성의 가변 레벨에서의 공정 단계의 그룹이다. 모듈은 모듈에 의해 수행될 수 있는 웨이퍼-상태 변환의 계산적이 모델을 수립할 수 있는 경우에 모델화 할 수 있다. 관측성이란 웨이퍼 상태 파리미터의 값이 관측에 의해 얻어질 수 있다는 것을 의미한다. 제어성이란 모듈 모델의 타당성이 필요하다면 공정 장치를 조절함에 의해 또는 모듈 모델을 채택함에 의해 보장될 수 있다는 것을 의미한다. 유효 모델성 및 제어성은 모듈의 모델링 및 제어의 비용이 비싸지 않을것을 요구한다.
공정 설계에 유용한 모듈을 형성하기 위해 분류될 수 있는 공정 단계의 식별 순서는 설계 유연성 및 모델링 난점의 절충을 요한다. 각각의 개별 공정 단계를 분리된 모듈로 유지하는 것은 다수의 장치 유형이 상이한 조합으로 이 모듈을 사용함에 의해 제조될 수 있으므로 설계 유연성을 최대화한다. 그러나, 이러한 미세입자형의 모듈의 사용은 모듈을 모델링하는데 있어서의 어려움을 증가시킨다. 각각의 개별 공정을 분리된 빌딩 블럭으로 사용하기 위해서는, 모듈들 사이의 상호 작용이 특징화될 수 있다. 이러한 테스크의 특징화의 정확성에 의존해서 극도로 복잡해진다. 스펙트럼의 다른 단부에서, 장치에 대한 완전한 제조 순서가 한 모듈로 간주될 수 있다. 그러한 모듈이 모든 상호 작용을 포착하더라도, 재사용의 여지는 없다.
모듈 모델은 어떻게 입력 웨이퍼 상태가 영향을 받는지를 설명한다. 즉, 모듈 모델은 입력 웨이퍼 상태를 출력 웨이퍼 상태로 매핑하는 전달 기능을 설명한다. 모델은 공정 장치내의 드리프트(drift)에도 불구하고 정확성을 유지하기 위해서는 튜닝 및 재-측정이 가능하여야 한다. 가능한 빈번한 재측정의 필요성은 모델이 모델 튜닝을 위해 사용될 수 있는 일단의 항시 관찰기능한 파라미터를 가지는 것을 의미한다.
지수 k를 가지는 모듈에서의 웨이퍼 상태 전송은 아래와 같이 설명될 수 있다:
Wk+1= Fk(Wk,Pk)
여기서, Wk, Wk+1는 현 및 다음 웨이퍼 상태
Pk는 현재 모듈에서 인가된 처리/세팅
Fk는 모듈에 의해 수행되는 웨이퍼 상태 변환을 표시하는 함수.
모듈 유효 레벨에서 공정 설계를 수행하기 위해서, 모듈에 의해 생산된 웨이퍼 상태 변환의 설명을 할 필요가 있으며, 이러한 변환을 얻기 위해서 필요한 공정 처리를 열거할 필요는 없다. 다음 단계에서, 모듈 유효 레벨에서의 설계가 완료된 이후에, 다음 낮은 축약 레벨로 이동할 수 있고 선택된 웨이퍼 상태 변환을 생성하는데 필요한 공정 처리를 결정한다. 이 공정은 모듈 효과를 얻기 위해 필요한 공정 처리의 선택으로부터 모듈 유효 레벨에서의 비결합 공정 설계의 바람직한 특성을 가진다.
모듈 유효 및 대응된 공정 처리 사이를 분리시키기 위해서, 모듈 모델은 모듈 유효 레벨에서 허용 영역으로서 설명된다. 허용 영역은 입력 웨이퍼 상태에 대해 가능한 출력 웨이퍼 상태의 셋을 열거한다. 어떤 점에서는 입력 웨이퍼 상태에 대해 가능한 출력 웨이퍼 상태의 셋을 결정하기 위해서 모든 공정 처리에 대해 집적화한다. 표시 기능이 정방향이고, 허용 영역과 같은 다-대-다(many-to-many; 多-對-多) 매핑은 특수한 표시를 요한다. 아래에 합성 접근법(synthesis approach)을 기본으로 하는데 사용된 허용 영역에 대해 가능한 표시가 설명되지만, 다른 표시가 존재하며 또한 사용될 수 있다.
허용 영역 표시
허용 영역에 대한 표시는 가능한 유형의 큰 부류를 설명하기에 일반적으로 충분한 유연한 설명을 요한다. 또한, 후술하는 것처럼, 교차 및 투사의 동작이 이러한 허용 영역 상에서 수행되어, 이러한 동작에 대한 복잡한 알고리등을 요하지 않는 표시가 양호하다. 표시를 기준으로 한 룩 업 테이블은 이러한 요구 모두를 만족시킨다.
이러한 표시에 있어서, 허용 영역의 각각의 파라미터(축)는 유한 수의 구분들로 양자화된다. 각각의 파라미터의 양자화는 다중 차원 공간 내의 박스 또는 그리드의 셋이 된다. 각각의 박스는 박스내에 저장된 입력 웨이퍼 상태 파라미터의 어떤 값에 대해 박스내에 출력 웨이퍼 상태를 생성하는 공정 처리가 있는 경우 1로 셋된다. 즉, 허용 영역은 유한 도메인을 가진 표시기 기능이고, 도메인의 각각의 소자는 입력 및 출력 웨이퍼 상태 파라미터에 대한 양자화 레벨에 대응한다. 도 1a,b는 이러한 그리드 표시를 도시한다. 도 1a는 원 허용 영역을 표시하고, 도 1b는 그리드된 허용 영역을 표시한다.
그리드 표시는 박스내의 임의의 포인트의 허용 가능하면 모든 포인트의 허용 가능하다는 것을 가정한다. 이러한 가정은 실제 영역을 근사화시킨다. 설계 공정 동안의 이러한 표시의 영향은 그리드 크기를 작게 함으로써 제한될 수 있다. 그리드 상에서 하한부터 상한까지의 선택될 수 있는 그리드 크기는 5%와 같은 특정양 이상 임의의 장치 성능을 변화시키는 장치 디자이너블스의 변화를 초래하는 웨이퍼 효과의 변화를 초래하지는 않는다. 그리드 크기의 값은 디자이너블스에 대한 장치 성능의 선형 감도 및 공정의 제어에 필요한 내성(tolerance)을 고려함에 의해 결정된다.
한 실시예에서, 이러한 공정은 허용 영역을 저장 및 동작시키기 위해 필요한 계산적 리소스를 감소시키도록 계층적으로 표시된다. 계층적 표시에서 동일한 값(셋 또는 언셋)을 모두 가진 인접 포인트의 집단은 단일 계층적 그리드 포인트에 의해 표시된다. 계층적 표시는 데이타 압축을 제공하여, 주어진 n차원 본체를 표시하는데에는 적은 수의 그리드가 필요하다. 계층적 표시는 인접 포인트의 셋이 동시에 동작하므로, 플랫 그리드에 비해 또한 교차와 같은 논리 그리드 동작(boolean grid operation)을 더욱 유효하게 한다. 그리드 몇 계층적 그리드는 허용 영역을 표시하기 위한 소수 방법이다. 다른 표시가 또한 공정 합성을 위해 사용될 수 있으며 본 발명의 범위내에 고려될 수 있다.
축약 레베들 사이의 변환
본 발명의 이점은 테스크를 다수의 재사용 공정 모듈로 분할하고 이러한 레벨들 사이의 설계 요구를 변환시킴에 의해 마이크로 전자장치 제조 공정을 개발하기 위한 비용 및 사이클 타임을 줄이는 것이다. 이러한 기술은 공정 합성으로 칭한다. 그러므로, 공정 합성의 주 목표는 축약 레벨들 사이의 설계 필요를 변환하는 것이다. 제1 레벨과 제2 레벨의 장치 성능과 장치 디자이너블스 사이 및 제2 레벨과 제3 레벨의 장치 디자이너블스와 모듈 유효 사이의 변환이 아래에 논의된다. 마지막 3개 레벨들 사이의 변환의 테스크는 레서피 합성(recipe synthesis)의 테스크이다. 개별 공정에 대한 레서피 합성이 반도체 제조에서 제어 대 타겟 접근법의 일부로서 연구되었다. 이러한 변환의 예는 상술한 관련 출원에서 발견된다.
제1 변환은 장치 성능과 장치 디자이너블스 사이이다. 이 변환의 제1 단계는 장치 디자이너블스 셋을 지정하는 것이다. 장치 디자이너블스는 설계 파라미터들을 이용한 실험으로부터 구분된다. 예를 들면, CMOS 공정에 대한 장치 디자이너블스는 게이트 산화 두께와 같은 장치의 파라미터들 및 도핑 특성을 지정하는 파라미터들을 포함한다. 설계 실험으로 인한 장치의 파라미터화는 장치 디자이너블스에 대한 장치 성능의 응답 외형 모델을 구축하기 위한 수개의 장치 시뮬레이터(simulator)과 결부되어 사용된다. 계산적으로 고가의 시뮬레이터를 사용하여 얻어진 경우, 이러한 응답 외형은 계산적으로 유효한 시뮬레이터의 대체물의 역할을 한다. 선택적으로, 이러한 응답 표면은 특성화 실험에 의해 얻어진 측정치로부터 유도될 수 있다. 양호한 실시예에서, 응답 외형 모델은 실험에 의한 설계(design of experiment; DOE)를 사용하여 구축된다.
디자이너블스에 대한 장치 성능의 모델들은 디자이너블스에 대한 장치성능의 선형 감도를 결정하도록 사용된다. 성능 제한 및 목표는 응답 외형 모델을 사용한 양자화된 장치 디자이너블스에 대한 허용 영역으로 분해된다. 이는 디자이너블스 공간내의 각각의 하이퍼박스(hyperbox)의 중심 포인트에서의 모델을 산정하고 예측된 성능이 모든 장치 요구에 부합되는지를 검사함에 의해 수행된다.
예를 들면, 도 2는 분해 알고리듬을 사용하여 유도된 2개의 디자이너블스인 게이트 길이(L) 및 게이트 산화 두께(Tox)의 공간내의 허용 영역의 투사의 예를 도시한다. 이러한 허용 영역의 해석에 의하면 백색 영역(white region)내에 모든 포인트이 있고 흑색 영역내에 어떠한 포인트도 없는 경우 장치 목적을 얻을 수 있다. 이러한 공정은 선택된 설계 디자이너블스의 공간내의 모든 유효 설계를 식별한다. 이는 현재 실습 상의 개선물로서, 설계자는 소수의 설계만을 수동으로 탐색할 수 있다.
장치 디자이너블스로부터 모듈 효과 유도
다음으로, 장치 디자이너블스 레벨들 사이에서 모듈 유효 레벨로의 변환에 관한 것이다. 이러한 변환의 목적은 흐르내의 각각의 모듈 이후의 웨이퍼 상태 파라미터의 허용 범위를 결정하는 것으로 장치 디자이너블스의 주어진 셋은 흐름의 끝에서 얻어진다. 흐름은 공정 모듈의 순서로서 본 발명을 설명하기 위해서 사용된다. 장치 디자이너블스로부터의 모듈 효과의 유도는 장치 성능 명세를 흐름의 끝에서의 웨이퍼 상태 명세로 제1 변환함에 의해 이행된다. 다음으로, 도 3에 도시된 것처럼, 최종 웨이퍼 상태 제약은 최종 웨이퍼 상태 명세와 모듈의 허용 영역 모델을 교차함에 의해 흐름의 최근 모듈(도면내의 모듈(M2))을 통해 후방 전달된다. 이는 최근 모듈(도면에서의 웨이퍼 상태(X))를 처리하기 이전의 웨이퍼 상태 상의 제약을 설명하는 영역을 생성하여, 최종 명세가 충족된다. 이러한 유도된 영역은 다음으로 흐름내의 이전 모듈(모듈 M1)을 통해 후방 전달되어 모듈(웨이퍼 상태 Y)이전의 웨이퍼 상태 상의 제약을 생성한다. 전달 공정은 흐름내의 각각의 모듈에 의해 생성된 웨이퍼 상태 상의 연속적인 제약을 생성하도록 흐름을 통해 후방으로 전달이 계속되어 최종 웨이퍼 상태 명세 또는 장치 디자이너블스가 얻어진다. 그러므로 흐름 순서는 제약 그래프를 형성하고, 모듈 모델은 웨이퍼 허용 영역 파라미터 상이의 제약이다.
양호한 실시예에 있어서, 허용 영역인 모듈 모델은 제약 전달을 통한 흐름 설계의 기준으로 사용된다. 전형적인 종래 기술의 응용은 내부 제약을 전달하도록 1-D 범위상의 내부 동작을 사용한다. 대조적으로 본 발명에서 허용 영역의 파라미터 상의 제약은 다중-차원 형태의 자체가 될 것이다. 제약은 영역 교차를 통해 허용 영역을 통해 전달된다. 교차의 결과는 신규한(더욱 제약된) 허용 영역으로서, 동일한 계층적 그리드 포맷이고, 동일한 차원[즉, 동일한 입력 및 출력 차원]이다.
예를 들면, 도 4의 상황을 고려한다. 도 4a에서, 파라미터 A 범위 상의 1-D 제약은 단순 2-D 모듈 영역을 통해 전달된다. 제약(A 상의 범위)은 모듈 허용 영역을 가진 교차에 의해 전달된다. 교차의 결과로서, 제약에 상응하는 파라미터(B)의 값은 빗금친 결과 영역내에 존재하여야 한다. 제약 범위내의 상이한 A의 값에 대해 B에 대한 상이한 결과 범위가 생성된다.
도 4b내의 제약에 있어서, 파라미터 A 및 B 상의 2-D 제약은 단순 2-D 모듈 허용 영역을 통해 전달된다. (A 및 B 상의 범위)제약은 모듈 허용 영역을 가진 교차에 의해 전달된다. 교차의 결과로서, 그 제약에 상응하는 파라미터 A 및 B의 임의의 값은 2중 빗금친 결과 영역내에 위치한다. 그러므로, 도 4b는 최종 웨이퍼 상태 제약은 최근 모듈(도 3내의 웨이퍼 상태 X)을 처리하기 이전에 웨이퍼상태 상의 제약을 설명하는 영역을 생성하는 흐름(도 3내의 모듈 M2)내의 최근 모듈을 통해 후방 전달되어, 최종 명세가 충족된다는 것을 도시한다. 이러한 유도된 영역은 다음으로 흐름(모듈 M1)내의 이전 모듈을 통해 후방 전달되어, 모듈(도 3내의 웨이퍼 상태 A) 이전의 웨이퍼 상태 상의 제약을 생성한다. 이러한 방식으로 전달 공정은 흐름을 통해 계속 후방 전달되어 흐름내의 각각의 모듈에 의해 생성된 웨이퍼 상태상의 연속적인 제약을 생성하여 최종 웨이퍼 상태 명페 또는 장치 디자이너블스가 얻어진다.
상술한 형상은 또한 다른 포인트로 도시되는데, 제약 전달 알고리듬에 있어서, 모델 입력 및 출력 사이에는 분별이 없다. 임의의 모델 파라미터 상의 제약은 그 입력 또는 출력 상태와는 무관하게 다른 파라미터를 제약한다.
언제라도 모듈의 모델을 가진 웨이퍼 상태 제약의 교차가 널(null) 영역을 생성하는 경우, 이는 하부의 세팅-대-효과 모델에 의해 지정된 것처럼 모듈은 임의의 세팅에 의해 주어진 필요한 웨이퍼 상태 효과를 생성할 수 없는 것을 의미한다. 이러한 경우, 상이한 모듈로 흐름내에서 교체되어야 한다. 적절한 대체물이 없는 경우에는, 장치 명세는 새로운 모듈 개발 없이 얻어지지 않는다.
상술한 것처럼, 흐름내의 각각의 모듈에 대해, 모듈의 출력 효과 상의 제약은 모듈 이전의 상태 상의 제약(신규 허용 영역)제약을 생성하도록 모듈의 허용 영역을 통해 후방 전달된다.
이들 유도된 제한은 다음에이전 모듈의 출력 효과에 대한 제한으로서 사용되고 이하 마찬가지이다. 따라서, 예를 들어 도 3의 모듈 M1에 대해, 그것의 수용 영역 모듈 M2를 통해 후방으로 전달된 것으로부터 발생된 (상태 X)의 수용 영역 제한 영역과 교차된다. 이 유도된 제한 영역은 발생된 모듈로서의 차원으로 될 것이다. 따라서, 모듈 M2를 통해 뒤로 최종 상태 제한을 전달한 결과는 M2의 모델과 동일한 차원의 상태 X에서 제한 영역을 발생시킬 것이다. 이 제한은 이제 모듈 M1을 통해 후방으로 전달되어야 한다. 모듈 M1이 M2와 동일한 파라미터 차원을 갖지 않을 수 있기 때문에 -즉 동일한 입력 및 출력을 갖지 않을 수 있기 때문에, 상태 X의 제한 영역은 그것이 사용될 수 있는 M1의 차원 공간 상으로 투사되어야 한다. 즉, 투사는 M1의 수용 영역에 의해 요구되는 상태 X의 수용 영역의 그들 차원에 대해서만 일어난다.
도 5는 상태 X의 수용 영역내의 파라미터 차원들 중 하나만이 M1의 공간내로 투사될 필요가 있는 예에 대해서 이 공정을 도시한 것이다. 여기서, 파라미터 A에 대한 값의 투사가 계산되고 M1의 수용 영역에 대한 제한으로서 사용되고 -교차 결과는 제한 범위간의 A 차원에 대한 값을 포함하는 이들 그리드 포인트만을 포함한다. 파라미터 B는 이것이 M1의 모델에서 사용되지 않았기 때문에 이 투사내에 포함되지 않았다. 다르게는, M1은 도 4b에 도시한 바와 같이, 2개의 파리미터 A 및 B를 포함할 수 있다. 이 경우에, 파라미터 A 및 B에 대한 값의 2-D 투사는 상태 X의 영역으로부터 일어날 것이다(이 경우에, 2-D 영역에 대해서, 2-D 투사는 이 영역과 동일하다). 다음에, 2-D 투사는 모듈 M1에 대한 제한으로서 사용될 수 있다. 도면에 의해 암시되는 바와 같이, 투사의 결과는 A 및 B 차원내의 값들이 제한 범위내에 드는 이들 그리드 포인트막을 포함한다.
지금까지의 설명은 제한의 후방 전달, 즉 모듈 M2로부터 모듈 M1까지의 콘스트레인트에 제한되었다. 몇가지 공정에서 초기 공정은 상기 설명한 방법에 의해 고려되지 않은 후속공정에 대한 제한을 가질 수 있다. 예를 들어, 이것은 후속 공정이 후속 공정과 공유되지 않은 초기 공정의 파라미터에 의해 제한된 파라미터를 갖는 경우에 발생할 것이다. 이들 추가 제한을 고려하기 위해서, 제한의 전방 전달은 후방 전달과 동일한 방식으로 후방 전달에 후속하여 이루어진다.
본 발명의 부가적이 장점은 기존의 모듈이 원하는 장치를 생성할 수 없을 때 가시화 능력이다. 이들 상황에서, 다른 단계의 전달에서 수용 영역을 관찰함으로써, 설계자는 확장된 능력을 가질 필요가 있는 후보 모듈, 또는 현재의 모듈을 사용할 수 있게 하기 위해서 완화될 필요가 있는 장치 성능을 식별할 수 있다.
컴퓨터 소프트웨어 실시예
본 발명의 실시예는 특정 응용 집적 회로의 공정 합성을 위해 개발되었다. 본 실시예의 처리는 접촉 및 상호 접속을 포함하지 않는 공정 모듈에 제한되었다. 이 실시예는 집적 설계 환경(IDE)라고 하는 시스템이다. IDE는 Sun SPARC 스테이션 상에서 개발되었고 X-윈도우 하에서 실행한다. IDE는 C++, 및 Tcl/Tk의 조합에서 기입되었다. Tcl은 신속한 프로토타이핑을 위해 설계된 번역된 언어이고 Tk는 프로토타입하기에 극도로 쉬운 사용자 인터페이스에 기초한 X-윈도우의 설계를 하는 Tcl의 기능의 셋트이다.
처리 모듈 및 수용 영역
기존의 처리 기술로부터의 처리 모듈은 처리 모듈 라이브러리내에 저장된다. 이들 라이브러리는 웨이퍼 상태 변형을 가능하게 할 뿐만 아니라 각 모듈의 선택된 효과 포인트에 대한 방법 발생을 가능하게 하기 위해서 각 모듈 및 모델에 관한 정보를 저장한다. 각 모듈에 대한 웨이퍼 상태 변형 모델은 후방 또는 전방 전달을 수행하기 위해서 각 웨이퍼 상태에서 수용 영역과 교차될 수 있는 큰 수용 영역이다. 각각의 수용 영역은 임의의 값이 허용가능한 설계인 N 차원 공간내의 영역을 표시하여야 하기 때문에, 효율적인 표시의 문제는 사소하지가 않다. 수용 영역은 계층적 그리드 방법을 사용하여 본 실시예에서 표시된다.
시스템 구성
시작시에, IDE는 다음의 4개의 옵션을 갖는 툴 바를 생성한다: 디자인 매니저, 프로세스 뷰, 장치 뷰, 및 종료. 현재의 설계는 4개의 옵션 버튼위의 윈도우에서 디스플레이된다. IDE를 사용하기 위해서, 설계지는 먼저 새로운 설계를 생성하고 또는 기존의 것을 개방시키기 위해서 디자인 매니저로 먼저 들어간다. 다음에, 설계자는 성능을 특정하고 설계에 대한 수용 영역을 생성하기 위해서 장치 뷰를 사용한다. 설계자는 다음에 각 공정에 대한 특정한 모듈 효과를 결정하기 위해서 프로세스 뷰를 사용한다. 종료는 분면한 가능을 갖는다.
디자인 매니저
디자인 매니저는 기존의 설계를 개방하고, 기존의 설계를 삭제하고, 새로운 설계를 생성하기 위해 사용된다. 새로운 설계는 고정된 모든 설계에 대해 생성되고 성능에 대한 제한은 없다.
장치 뷰
새로운 설계가 생성되고 또는 기존의 설계가 개방된 후에, 설계자는 IDE 툴바로부터 장치 뷰를 선택하여야 한다.
장치의 주 화면은 2개의 주 영역, 도 6a의 정치 성능과 도 6b의 장치 디자이너블스로 나누어진다. 장치 성능 영역은 설계자가 특정할 수 있는 모든 장치 성능의 리스트를 포함한다.
각 기능은 액티브 혹은 인 액티브의 상태를 갖고 있다. 임의 기능의 상태를 세트하기 위해서 도 6C의 스크린 상의 기능에 대한 더블 클릭이 행해진다.
기능의 상태를 특정될 수 있다. 기능이 액티브하게 세트되면, 유저가 기능의 허용 가능한 값에 대한 박스 제안 범위를 특정할 수 있다. 수개의 기능에 대한 박스 제한 범위를 세팅하므로써, 디자이너가 자기 장치의 장치 기능에 쓰이는 초기 수용 가능 영역을 생성한다. 도 6a에서 디자이너는 3개의 기능을 액티브했다. 메인 스크린 상의 디스플레이는 이러한 사실을 표시하면서 갱신된다. 이 경우에, FOM1(CMOS 기술에 대한 장점의 수) PD1 off(PMOS 소자의 off 커런트) 및 ND10H(NMOS소자의 off커런트)가 액티브되고 제한범위가 특정된다.
장치 디자이너블스 영역(도 6b 참조)은 디자이너가 사용할 수 있는 장치 디자이너블스 형태의 리스트를 포함한다. 각 디자이너블스 형태는 유저에 의해 결정된 3개의 상태, 공칭, 고정, 혹은 변경중 하나이다. 임의의 디자이너블스 상태를 수정하기 위해서 도 6d의 스크린 상의 디자이너블스 형태가 더블 클릭된다. 이 스크린으로 부터, 유저는 디자이너블스 형태(또는 상태)를 선택할 수 있다. 디자이너블스 형태가 변경으로 선택되면, 디자이너가 디자이너블스 형태의 수용 가능한 영역을 제한하는 제한 범위 값 및 분석(기능 계산에 사용되는 설계 포인트를 특정할 수 있다. 디자이너블스 형태가 고정으로 선택되면, 디자이너블스 형태는 임의의 디자이너블스 수용 영역에 설계 포인트로 고정되게 된다. 디자이너블스 변경이 공칭으로 세트되면, 디자이너블스 형태는 공칭 값으로 유지된다.
각 디자이너블스 형태에 쓰일 수 있게 표시된 정보를 유저에 의해서 그 상태 세트에 의해서 결정된다. 도 6e에서, Ppt-char는 이러한 흐름에 대한 공칭 값으로 고정된다. 따라서, 이것을 위해 표시된 유일한 정보는 공칭 값이다. Pvt peak는 디자이너에 의해서 고정된 값으로 세트되었다.(이 경우에 이 값은 공칭 값과 같으나 제한 범위 내의 어떤 값일 수 있다). Pvtpeak에 대한 고정된 상태가 표시되고, 공칭값이 표시되며, 고정된 점(디자이너에 의해서 선택된)이 표시되고, 공칭값이 표시되며, 고정된 점(디자이너에 의해서 선택된)이 표시되고, 최소 및 최대 제한 범위가 표시된다. 제 3의 디자이너블스 형태의 Tox(게이트 산화물의 두께)가 변경될 수 있게 세트된다. 변경 가능한 설계 형태는 수용 가능한 영역이 생성된 것들이다.
장치 분해 및 기능 계산
장치 뷰 스크린의 하부에 2개의 액션 버튼이 한정되어 있다. 이들은 기능계산 및 디자이너블스 형태 분해이다. 기능 계산이 선택되면, 각 디자이너블스 형태의 공정 값이 각 기능의 공칭값을 계산하는데 사용되고 각 디자이너블스 형태의 설계 포인트(특정된 설계 포인트가 없으면 공칭값)이 각 기능에 대한 설계 포인트를 계산하는데 사용된다. 이것이 디스플레이를 변화시키는 예가 도 6f에 도시도어 있다. 이예에서, Tox 및 L의 설계 포인트는 그들의 공칭값(Tox=80A, L=0.45마이크론)으로부터 벗어나서 수정되었다. 이들 수정된 값은 거의 모든 기능에 영향을 주었다. 이것중 3개만 고려해보자, PD1off, ND1off 및 FOM1 모두의 값이 증가했다. 디자이너가 PD1off 및 ND1off에 패널티(penalty)를 지불하려고 했나면, FOM1의 22%증가가 달성될 수 있다. 디자이너가 FOM1의 15%증가를 달성하고 ND1off를 le-12이하로 유지하고자 했다고 가정하면, 이러한 설계가 가능할까? 제1단계는 FOM1 및 ND1off에 대한 제한범위를 세트한 후 임의의 수용 가능 영역이 있는지를 결정하기 위해서 디자이너블스 형태 분해를 선택한다. 이에 대한결과가 도 6f가 도시되어 있다. 이 경우에, 영역이 성공적으로 발견되었다. 그 영역에서의 각 변경 가능한 설게 형태의 최소 및 최대값은 장치 디자이너블스 형태(91=Tox=101,0.4,=043)항에서 표시된다. 이 영역은 아마도 장방형이 아닐 것이므로, 이들 값진의 Tox 및 L의 모든 결합이 아마도 실현될 수 없을 것이다. 그러나, Tox의 각 값에 대해서 적어도 실현 가능한 L값 및 그 역이 존재한다.
장치 뷰 아웃 풋
유저는, 장치 디자이너블스 형태의 수용 가능한 영역을 출력하기 위해서 장치 뷰 메뉴로 부터 Design/Save를 선택해야 한다.
프로세스 뷰
설계자는 그의 설계물을 저장한 후, 각각의 모듈에서 요구되는 웨이퍼 상태의 영향을 결정하기 위하여 프로세스 뷰에 들어갈 수 있다(도 6g 참조). 이 스크린은 3개의 영역, 즉 횡단면 영역, 모듈 정보 영역 및 프로세스 플로우 영역을 포함할 수 있다. 프로세스 플로우 영역은 프로세스 플로우를 나타내기 위한 박스들, 후방(우측에서) 및 전방(좌측에서) 전달시 필요한 웨이퍼 상태들을 나타내기 위한 웨이퍼들, 및 전달 방향을 지시하기 위한 화살표들을 포함한다. 횡단면 스크린 영역은 선택된 웨이퍼 상태의 그래픽 뷰를 포함한다. 후방 및 전방 전달은 웨이퍼 상태를 도출하기 위해 사용되므로 횡단면 스크린 영역은 초기에는 블랭크 상태이다. 마지막 영역은 모듈 정보 스크린 영역이다. 이 영역은 선택된 모듈에대한 정보를 포함한다.
프로세스 모듈들
프로세스 플로우 내 각각의 모듈은 프로세스 플로우 영역에서 하나의 박스로 표시된다. 이 박스를 선택하면 모듈 정보 영역 내의 프로세스 정보가 표시된다. 모듈을 통한 전달을 위해 팔요한 수용 확률 영역들은 물론 상기 정보는 모듈 라이브러리로부터 인출된다.
후방 전달
후방 전달은 디자이너블스 수용 확률 영역으로부터 시작되며, 각 모듈의 수용 확룔 영역과 각 모듈의 후방 영역을 가로질러 각 모듈 전방의 에이퍼 상태의 수용 확률 영역을 결정한다. 모듈을 통한 전달이 완료될 경우, 전달된 웨이퍼 상태는 그레이로부터 블랙으로 변경된다. 후방 전달은 시작하기 위해서는 웨이퍼 상태들 중 하나를 더블 클릭하여 팝업 메뉴에서 전달 수용 확률 영역을 선택해야 한다. 프로세스 플로우 영역 우측의 최상 웨이퍼가 전달된 경우 후방 전달이 완료된다. 이렇게 후방 전달된 웨이퍼들의 상태를 횡단면 영역에서 관찰하기 위하여 임의의 웨이퍼가 선택될 수 있다(도 6h 참조). 임의의 웨이퍼 상태에서의 수용 확률 영역들을 관찰하기 위해서는 웨이퍼 상태를 더블 클릭하여 팝업 메뉴로부터 뷰 수용 확률 영역을 선택해야 한다. 이후, 웨이퍼 상태 내에 유지된 각각의 수용 확률 영역들을 위한 팝업 메뉴가 생성된다(개념적으로는 각각의 웨이퍼 상태에 대해 단 하나의 영역이 존재하지만, 다수 영역은 모델링과 표현을 단순화한다). 이러한 영역들 중 하나가 선택될 때 비주얼라이저(도 6h)가 초기화된다. 사용자는 비주얼라이저를 통해 수용 확률 영역들의 임의의 2차원 투영도를 관측할 수 있다. 모듈의 영향을 설정하는데 보조하기 위하여 사용자는 2차원 투영도 내 임의의 포인트를 수용 불가능한 것으로 설정한 후 이러한 결정의 효과를 관찰할 수 있다. 도 6h에서 각각의 블랙 또는 그레이 정사각형은 웨이퍼 상태에 의해 유지된 수용 확률 영역에 수용할 수 있었던 그리드 포인트를 나타낸다. 상기 영역을 조사하기 위하여 설계자는 수개의 그리드 포인트들을 선택하여 이들을 수용 불가능한 것으로 표시하였다. 이제 설계자는 다른 투영도 상에서 그 효과를 관찰할 수 있다. 이러한 방법은 설계자에게 모듈 영향 파라미터들을 설정하는데 사용될 수 있는 영역에 대한 강력한 통찰력을 제공한다.
전방 전달
전방 전달은 프로세스 뷰를 사용하는 다음 단계이다. 전방 전달시, 전달된 웨이퍼의 수용 확률 영역은 모듈의 수용 확률 영역 및 후방 전달로부터의 제한 조건들과 교차되어 모듈 후의 웨이퍼 상태에 대한 수용 확률 영역이 생성된다. 소스/드레인 모듈을 통한 모든 방법으로 전방 전달이 완료된 때, 결과된 웨이퍼 상태는 실현 가능한 디자이너블스를 지정하는 수용 확률 영역을 포함한다. 이러한 실현 가능 디자이너블스는 장치 뷰로부터 생성된 장치 디자이너블스 영역의 부집합이 된다.
본 발명은 예시적인 실시예를 참조하여 설명되었지만, 이러한 설명은 제한적인 의미로 해석되지 않아야 한다. 본 발명의 다른 실시예들은 물론, 상기 예시적인 실시예들에 대한 다양한 변형 및 조합들은 본원의 설명을 참조로 할 때 당해 기술 분야의 전문가들에게 자명할 것이다. 따라서 첨부된 청구 범위는 그러한 모든 변형 및 실시예들을 포함하는 것으로 의도된다.
Claims (13)
- 제조 가능한 장치의 제조 공정 흐름(manufacturing process flow)을 설계하는 방법에 있어서,(a) 적어도 상기 공정 흐름을, 장치 성능 명세를 기술하는 장치 성능 레벨(device performance level), 소망된 성능을 얻도록 개조될 수 있는 장치의 특성을 기술하는 장치 상태 명세를 가진 장치 디자이너블스 레벨(device designables level), 및 모듈 유효 레벨(module effect level)을 포함하는 다수의 축약 레벨(abstration level)로 분할하는 단계.(b) 장치 성능 레벨로부터의 장치 성능 명세를 상기 장치 디자이너블스 레벨의 장치 상태 명세로 변환하는 단계;(c) i. 공정의 각각의 모듈은 출력 장치 상태 및 입력 장치 상태를 가지며, 상기 적어도 2개의 모듈은 적어도 제1 모듈 및 최종 모듈을 가지는 일련의 모듈인 적어도 2개의 모듈을 형성하도록 함께 그룹화될 수 있는 공정 순서를 식별하는 단계;ii. 상기 입력 장치 상태에 적합한 상기 출력 장치 상태의 셋을 특정하는 축약된 모듈 유효 레벨로 제한 범위의 허용 영역(acceptability region)에 각 모듈에 대한 모듈 모델을 기술하는 단계, 및iii. 상기 최종 모듈 축약을 상기 일련의 모듈의 연속적인 이전 모듈 축약과 교차시킴에 의해 상기 제1 모듈 쪽으로 상기 최종 모듈의 축약을 후방으로 전달(propagate) 하는 단계를 포함하는, 순서에 의해 장치 디자이너블스 레벨과 모듈 유효 레벨 사이를 변환시키는단계를 포함하는 것을 특징으로 하는 제조 공정 흐름을 설계하는 방법.
- 제 1항에 있어서, 상기 제1 모듈 축약을 상기 일련의 모듈 순서내의 연속적인 이후 모듈 축약과 교차시킴에 의해 상기 최근 모듈 쪽으로 상기 제1 모듈의 축약을 전방으로 전달(propagate) 하는 단계를 더 포함하는 것을 특징으로 하는 제조 공정 흐름을 설계하는 방법.
- 제 1항에 있어서, 상기 허용 영역은 박스내에 특정 값을 가지는 다중-차원 공간내의 그리드(grid) 또는 상기 그리드내의 각각의 공간에 대한 교차점(intersection)으로 표시되는 것을 특징으로 하는 제조 공정 흐름을 설계하는 방법.
- 제 1항에 있어서, 상기 허용 영역은 계층적으로(hiearchically) 표시되는 것을 특징으로 하는 제조 공정 흐름을 설계하는 방법.
- 제 1항에 있어서, 상기 장치는 반도체 마이크로전자 장치인 것을 특징으로 하는 제조 공정 흐름을 설계하는 방법.
- 제조 가능한 장치의 반도체 제조 공정을 설계하기 위한 방법에 있어서,(a) 적어도 상기 공정 흐름을, 장치 성능 명세를 기술하는 장치 성능 레벨(device performance level), 소망된 성능을 얻도록 개조될 수 있는 장치의 특성을 기술하는 장치 상태 명세를 가진 장치 디자이너블스 레벨(device designables level), 및 모듈 유효 레벨(module effect level)을 포함하는 다수의 축약 레벨(abstration level)로 분할하는 단계.(b) 장치 성능 레벨로부터의 장치 성능 명세를 상기 장치 디자이너블스 레벨의 장치 상태 명세로 변환하는 단계,(c) i. 공정의 각각의 모듈은 출력 장치 상태 및 입력 장치 상태를 가지며, 상기 적어도 2개의 모듈은 적어도 제1 모듈 및 최종 모듈을 가지는 일련의 모듈인 적어도 2개의 모듈을 형성하도록 함께 그룹화될 수 있는 공정 순서를 식별하는 단계;ii. 상기 입력 장치 상태에 적합한 상기 출력 장치 상태의 셋을 특정하는 축약된 모듈 유효 레벨로 제한 범위의 허용 영역(acceptability region)에 각 모듈에 대한 모듈 모델을 기술하는 단계, 및iii. 상기 최종 모듈 축약을 상기 모듈 순서내의 연속적인 이전 모듈 축약과 교차시킴에 의해 상기 제1 모듈 쪽으로 상기 최종 모듈의 축약을 후방으로 전달(propagate) 하는 단계를 포함하는 순서에 의해 장치 디자이너블스 레벨과 모듈 유효 레벨 사이를 변환시키는 단계를 포함하는 것을 특징으로 하는 제조 공정 흐름을 설계하는 방법.
- 제 6항에 있어서, 상기 제1 모듈 축약을 상기 일련의 모듈의 연속적인 이후 모듈 축약과 교차시킴에 의해 상기 최근 모듈 쪽으로 상기 제1 모듈의 축약을 전방으로 전달(propagate) 하는 단계를 더 포함하는 것을 특징으로 하는 제조 공정 흐름을 설계하는 방법.
- 제 6항에 있어서, 상기 허용 영역은 박스내에 특정 값을 가지는 다중-차원 공간내의 그리드(grid) 또는 상기 그리드내의 각각의 공간에 대한 교차점(intersection)으로 표시되는 것을 특징으로 하는 제조 공정 흐름을 설계하는 방법.
- 제 7항에 있어서, 상기 허용 영역은 계층적으로 표시되는 것을 특징으로 하는 제조 공정 흐름을 설계하는 방법.
- 반도체 장치의 반도체 제조 공정을 설계하기 위한 컴퓨터 시스템에 있어서,(a) 적어도 상기 공정 흐름을, 장치 성능 명세를 기술하는 장치 성능 레벨(device performance level), 소망된 성능을 얻도록 개조될 수 있는 장치의 특성을 기술하는 장치 상태 명세를 가진 장치 디자이너블스 레벨(device designables level), 및 모듈 유효 레벨(module effect level)을 포함하는 다수의 축약 레벨(abstration level)로 분할하기 위한 수단,(b) 사용자에게 상기 장치 성능 레벨내의 특정 장치 성능 축약을 선택하게 해주면서, 상기 장치 디자이너블스 레벨의 장치 상태 명세로 장치 성능 레벨로부터의 장치 성능 명세를 변환하기 위한 수단,(c) i. 공정의 각각의 모듈은 출력 웨이퍼 상태 및 입력 웨이퍼 상태를 가지며, 상기 적어도 2개의 모듈은 적어도 제1 모듈 및 최종 모듈을 가지는 일련의 모듈인 적어도 2개의 모듈을 형성하도록 함께 그룹화될 수 있는 공정 순서를 식별하는 단계,ii. 상기 입력 웨이퍼 상태에 적합한 상기 출력 웨이퍼 상태의 셋을 특정하는 축약된 모듈 유효 레벨로 제한 범위의 허용 영역(acceptability region)에 각 모듈에 대한 모듈 모델을 기술하는 단계; 및iii. 상기 최종 모듈 축약을 상기 일련의 모듈의 연속적인 이전 모듈 축약과 교차시킴에 의해 상기 제1 모듈 쪽으로 상기 최종 모듈의 축약을 후방으로 전달(propagate) 하는 단계를 포함하는 순서에 의해 장치 디자이너블스 레벨과 모듈 유효 레벨 사이를 변환시키는 단계를 포함하는 것을 특징으로 하는 컴퓨터 시스템.
- 제 10항에 있어서, 상기 제1 모듈 축약을 상기 일련의 모듈의 연속적인 이후 모듈 축약과 교차시킴에 의해 상기 최근 모듈 쪽으로 상기 제1 모듈의 축약을 전방으로 전달(propagate) 하기 위한 수단을 더 포함하는 것을 특징으로 하는 컴퓨터 시스템.
- 제 10항에 있어서, 상기 허용 영역은 박스내에 특정 값을 가지는 다중-차원 공간내의 그리드(grid) 또는 상기 그리드내의 각각의 공간에 대한 교차점(intersection)으로 표시되는 것을 특징으로 하는 컴퓨터 시스템.
- 제 10항에 있어서, 상기 허용 영역은 계층적으로 표시되는 것을 특징으로 하는 컴퓨터 시스템.
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