KR19980073508A - 다중채널 어드레스 발생장치 - Google Patents

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Abstract

주 프로세서가 복수개의 외부 디바이스를 제어하기 위해 사용되는 다중채널 어드레스 발생장치에 관한 것으로서, 각 디바이스 마다 할당된 특정 어드레스 뱅크와 특정 어드레스 뱅크에 각 디바이스내의 어드레스 데이타를 저장하기 위한 어드레스 저장영역을 가지는 어드레스 저장부와, 주프로세서로 부터의 입력신호에 따라 디바이스의 특정 어드레스 뱅크 및 각 디바이스 내의 어드레스 데이타를 저장하도록 제어하는 쓰기 제어부와, 주프로세서로 부터의 입력신호에 따라 어드레스 저장영역에 저장된 어드레스 데이타를 선택하기 위한 어드레스 선택 제어신호를 일시 저장하였다가 출력하는 제어 레지스터와, 주프로세서로 부터의 입력신호에 따라 각 디바이스를 선택하는 디바이스 선택신호를 출력하는 디바이스 선택 레지스터와, 제어 레지스터 및 디바이스 선택 레지스터의 출력을 입력받아 특정 어드레스 뱅크 및 특정 어드레스 뱅크의 어드레스 저장영역 내에 저장된 어드레스 데이타를 선택하여 출력하도록 하는 읽기 제어부로 구성되므로, 초기화 과정에서 데이타 라인을 통해 입력되는 선택신호에 따라 이미 정해진 특정한 어드레스를 어드레스 저장부에 미리 저장함으로써 한번의 어드레스 액세스로 필요한 어드레스를 제어할수 있으므로 종래 기술에 비해 성능을 3배 향상시킬 수 있다.

Description

다중채널 어드레스 발생장치
본 발명은 다중채널 시스템에 관한 것으로서, 특히 디바이스 선택신호의 제어신호와 각 디바이스의 어드레스를 함께 발생시키기 위한 다중채널 어드레스 발생장치에 관한 것이다.
데이타 버스를 사용하여 어드레스 및 디바이스 선택신호를 공용으로 제어하도록한 종래 기술의 다중채널 어드레스 발생장치는 도 1에 도시된 바와같이, 주 프로세서(1)와, 제 1 내지 제 7 디바이스(20-1,20-2,...,20-7)와, 주프로세서(1)에서 출력되는 디바이스 선택신호(CS), 디바이스 선택 클럭(CS-CLK) 신호 및 어드레스 클럭(AD-CLK) 신호를 입력받아 제 1 내지 제 7 디바이스(20-1,20-2,...,20-7)를 액세스 하는 제어부(10)로 구성된다.
여기서, 제어부(20)는 도 2와 같이 주프로세서(1)로 부터 출력되고 각 디바이스 마다 하나씩 할당된 디바이스 선택값이 데이타 버스(30)에 로드된 후 디바이스 선택 클럭(CS-CLK) 신호를 입력받아 제 1 내지 제 7 디바이스(20-1,20-2,...,20-7)를 선택하는 디바이스 선택(CS) 신호를 래치하여 출력하는 디바이스 선택 래치부(11)와, 데이타 버스(30)를 통해 하위, 중위, 상위의 순서로 입력되는 어드레스값을 어드레스 클럭(AD_CLK) 신호에 의해 각 디바이스 내의 어드레스 값(ADDR1,ADDR2,ADDR3)을 래치하는 제 1 내지 제 3 어드레스 래치부(12,13,14)로 구성된다.
이와같이 구성되는 종래 기술에 따른 다중채널 어드레스 발생장치의 동작을 설명하면 다음과 같다.
먼저, 주 프로세서(1)는 제 1 내지 제 7 디바이스(20-1,20-2,...,20-7) 중 액세스(Access) 하고자 하는 8비트의 해당 디바이스 선택(CS) 신호를 데이타 버스(30)에 로드 한 후, 디바이스 선택 클럭(CS_CLK) 신호를 발생시켜 제어부(10)의 디바이스 선택 래치부(11)에 디바이스 선택(CS) 신호를 래치(Latch) 하도록 한다. 그리고, 주 프로세서(1)는 디바이스 선택(CS) 신호에 의해 선택된 해당 디바이스 내의 어드레스를 선택하기 위해 각각 8비트의 어드레스(ADDR) 값을 하위, 중위, 상위의 순서로 데이타 버스(30)에 로드하고, 각 어드레스 값이 로드 될때마다 어드레스 클럭(AD_CLK) 신호를 발생시켜 제어부(10)의 제 1 내지 제 3 어드레스 래치부(12,13,14)에 어드레스(ADDR1,ADDR2,ADDR3) 값을 래치하여 출력하도록 한다.
여기서, 제어부(10)의 동작을 도 2를 참조하여 상세히 설명하면, 시스템 리셋신호(Reset)에 의해 디바이스 선택 래치부(11)가 초기화되고, 제 1 내지 제 3 어드레스 래치부(12,13,14)도 00h로 초기화된다. 이어, 주 프로세서(1)에서 8 비트의 디바이스 선택값이 출력되어 데이타 버스(30)에 로드되면 디바이스 선택 래치부(11)는 데이타 버스(30) 상에 로드된 디바이스 선택값을 디바이스 선택 클럭(CS_CLK) 신호에 의해 래치하여 제 1 내지 제 7 디바이스(20-1,20-2,...,20-7)에 해당 칩 선택(CS) 값을 할당한다.
그리고, 제 1 내지 제 3 어드레스 래치부(12,13,14)는 주 프로세서(1)에서 첫번째 어드레스 값인 8비트의 하위 어드레스가 출력되어 데이타 버스(30)에 로드된 후 제 1 어드레스 클럭(AD_CLK) 신호가 발생하면 제 3 어드레스 래치부(14)에는 이전 중위 어드레스 값(ADDR2)인 초기값 00h가 래치되고, 제 2 어드레스 래치부(13)에는 이전 상위 어드레스 값(ADDR3)인 초기값 00h가 래치되며, 제 1 어드레스 래치부(12)는 데이타 버스(30)에 로드된 하위 어드레스 값이 래치된다.
또한, 주 프로세서(1)에서 두번째 어드레스 값인 8비트의 중위 어드레스가 출력되어 데이타 버스(30)에 로드된 후 제 2 어드레스 클럭(AD_CLK) 신호가 발생하면 제 3 어드레스 래치부(14)는 이전 중위 어드레스 값(ADDR2)인 초기값 00h가 래치되고, 제 2 어드레스 래치부(13)에는 이전 상위 어드레스 값(ADDR3)으로 제 1 어드레스 클럭(AD_CLK)신호 발생시 데이타 버스(30)에 로드 된후 제 1 어드레스 래치부(12)에 래치된 하위 어드레스 값이 래치되며, 제 1 어드레스 래치부(12)에는 데이타 버스(30)에 로드된 중위 어드레스 값이 래치된다.
또한, 주 프로세서(1)에서 세번째 어드레스 값인 8비트의 상위 어드레스가 출력되어 데이타 버스(30)에 로드된 후 제 3 어드레스 클럭(AD_CLK) 신호가 발생하면 제 3 어드레스 래치부(14)는 이전 중위 어드레스 값(ADDR2)으로 제 2 어드레스 클럭(AD_CLK) 신호시 제 2 어드레스 래치부(13)에 래치된 하위 어드레스 값이 래치되고, 제 2 어드레스 래치부(13)에는 이전 상위 어드레스 값(ADDR3)으로 제 2 어드레스 클럭(AD_CLK) 신호시 제 1 어드레스 래치부(11)에 래치된 중위 어드레스 값이 래치되며 제 1 어드레스 래치부(12)에는 데이타 버스(30)에 로도된 상위 어드레스 값이 래치된다.
이와같은 동작으로 24 비트의 어드레스 값이 제 1 내지 제 3 어드레스 래치부(12,13,14)에 래치되어 특정의 어드레스가 선택되고, 이후 다른 어드레스를 선택하고자 할때에는 이와같은 반복동작을 통하여 다른 특정 디바이스의 특정 어드레스가 선택된다.
종래 기술에 따른 다중채널 어드레스 발생장치는 주 프로세서에서 디바이스 선택값에 의해 선택된 해당 디바이스에 필요한 어드레스 값을 선택하기 위해서는 제 1 내지 제 3 어드레스 래치부를 액세스 해야하는 세번의 래치과정이 필요하므로 어드레스 선택이 복잡하다는 문제점이 있다.
따라서, 본 발명은 종래 기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 본 발명은 기 저장된 어드레스 저장부를 사용하여 한번의 어드레스 액세스로 디바이스에 필요한 어드레스를 선택하기 위한 다중채널 어드레스 발생장치를 제공함에 그 목적이 있다.
도 1은 종래 기술에 따른 다중채널 어드레스 발생장치를 나타낸 구성도,
도 2는 도 1 제어부의 상세도,
도 3은 본 발명에 따른 다중채널 어드레스 발생장치를 나타낸 구성도이다.
* 도면의 주요 부분에 대한 부호의 설명*
40 : 데이타 버스41 : 어드레스 저장부
42 : 쓰기 제어부43 : 디바이스 선택 레지스터
44 : 제어 레지스터45 : 읽기 제어부
본 발명에 따른 다중채널 어드레스 발생장치는 주프로세서가 복수개의 디바이스를 제어하는 장치에 있어서, 각 디바이스 마다 할당된 특정 어드레스 뱅크와 특정 어드레스 뱅크에 각 디바이스내의 어드레스 데이타를 저장하기 위한 어드레스 저장영역을 가지는 어드레스 저장부와, 주프로세서로 부터의 입력신호에 따라 디바이스의 특정 어드레스 뱅크 및 각 디바이스 내의 어드레스 데이타를 저장하도록 제어하는 쓰기 제어부와, 주프로세서로 부터의 입력신호에 따라 어드레스 저장영역에 저장된 어드레스 데이타를 선택하기 위한 어드레스 선택 제어신호를 일시 저장하였다가 출력하는 제어 레지스터와, 주프로세서로 부터의 입력신호에 따라 각 디바이스를 선택하는 디바이스 선택신호를 출력하는 디바이스 선택 레지스터와, 제어 레지스터 및 디바이스 선택 레지스터의 출력을 입력받아 특정 어드레스 뱅크 및 특정 어드레스 뱅크의 어드레스 저장영역 내에 저장된 어드레스 데이타를 선택하여 출력하도록 하는 읽기 제어부를 포함하여 구성됨에 그 특징이 있다.
이하, 본 발명에 따른 다중채널 어드레스 발생장치를 첨부도면을 참조하여 상세히 설명하면 다음과 같다.
본 발명에 따른 다중채널 어드레스 발생장치의 전체 블럭도는 제 1도와 동일하며 제어부는 도 3에 도시된 바와 같다.
도 1 및 도 3을 참조하여 그 구성을 설명하면, 주 프로세서(1)가 복수개의 외부 디바이스(20-1,20-2,...,20-7)를 제어하기 위해서, 공용의 데이타 버스(40)를 통해 입력되는 디바이스의 각 해당 어드레스 데이타를 특정 어드레스 뱅크 내의 어드레스 저장영역에 저장하는 어드레스 저장부(41)와, 어드레스 저장부(41)가 각 디바이스의 각 해당 어드레스 데이타를 저장하도록 제어하는 쓰기 제어부(42)와, 공용의 데이타 버스(40)를 통해 입력되는 데이타를 랫치하여 각 디바이스를 각각 선택하기 위한 디바이스 선택(CS) 신호를 출력하는 디바이스 선택 레지스터(43)와, 데이타 버스(40)를 통해 입력되는 데이타에 따라 특정 뱅크내의 어드레스 저장영역에 저장된 각 디바이스의 일정 어드레스 데이타를 선택하기 위한 기본 어드레스를 출력하는 제어 레지스터(44)와, 디바이스 선택신호 및 기본 어드레스에 의해 어드레스 저장부(41)의 특정 어드레스 뱅크 및 특정 어드레스 뱅크의 어드레스 저장영역내에 저장된 어드레스 데이타를 선택하여 출력하도록 하는 읽기 제어부(45)로 구성된다.
여기서, 주 프로세서에서 출력되어 각 디바이스의 선택신호를 출력하도록 하는 디바이스 선택 클럭(CS_CLK)신호는 쓰기 제어부(42) 및 디바이스 선택 레지스터(43)에 입력되도록 구성되고, 각 디바이스의 어드레스 데이타를 출력하도록 하는 어드레스 클럭(AD_CLK) 신호는 쓰기 제어부(42) 및 제어 레지스터(44)에 입력되도록 구성된다. 또한, 쓰기 제어부(42)는 특정 어드레스를 저장할때 어드레스 저장부(41)를 제어하기 위해 WR_CLK 및 WR_ADD 제어신호를 출력하도록 구성되고, 읽기 제어부(45)는 어드레스 저장부(41)에 저장된 특정 어드레스를 외부로 출력시킬때 RD_ADD 제어신호를 출력하도록 구성된다. 또한, 각부는 리셋 신호(Reset)에 의해 초기화 되도록 구성된다.
이와같이 구성된 본 발명에 따른 다중채널 어드레스 발생장치의 동작을 설명하면 다음과 같다.
쓰기 제어부(42)는 데이타 라인(40)을 통해 입력되는 복수개의 디바이스(20-1,20-2,...,20-7)의 특정 어드레스 데이타를 WR_CLK 신호를 클럭신호로 이용하여, WR_ADD 신호에 의해 지정한 어드레스 저장부(41)의 각 디바이스 마다 할당된 특정 어드레스 뱅크내 어드레스 저장영역에 저장하도록 제어한다. 예를 들면, 어드레스 저장부(41)의 특정 어드레스 뱅크내의 어드레스 저장영역(예를 들어 1번지)에 08h를 쓰기 위해서는 데이타 버스(40)에 08h를 로드한후 WR_ADD에 1을 실어 주고 WR_CK신호를 액티브 시킴으로써 어드레스 저장부(41)에 저장한다.
여기서, 어드레스 저장부(41)에 각 디바이스가 사용하는 어드레스를 저장하는 과정은 시스템의 초기화 과정에서 발생하기 때문에 WR_ADD는 0에서 부터 순차적으로 증가하고 데이타 버스(40)에는 어드레스 데이타가 순차적으로 계속 실리게 된다. 이때, 사용자가 어드레스 저장부(41)에 저장한 어드레스 데이타가 어느 일정한 주소에 저장되었는지를 인지하고 있다면, 그 일정한 주소에서 다시 그 어드레스 데이타를 읽을 수 있으므로 임의의 순서로 WR_ADD가 발생하도록 소프트웨어를 구성하여도 무관하다.
그리고, 디바이스 선택 레지스터(43)는 데이타 라인을 통해 입력되는 데이타를 통해 주 프로세서가 제어하고자 하는 디바이스를 선택하기 위한 디바이스 선택신호(CS)를 디바이스 선택 클럭(CS_CLK) 신호에 의해 해당 디바이스에 출력한다.
제어 레지스터(44)는 데이타 라인(40)을 통해 입력되는 어드레스 저장부(41)의 특정 어드레스 뱅크를 선택하기 위한 데이타를 어드레스 클럭(AD_CLK) 신호가 액티브 상태가 될때에 랫치하여 어드레스 저장부(41)의 특정 어드레스 뱅크를 선택하기 위한 기본 어드레스를 출력한다.
읽기 제어부(45)는 제어 레지스터(44)로 부터의 기본 어드레스를 입력받아 어드레스 저장부(41) 내의 특정 어드레스 뱅크를 선택하고, 디바이스 선택 레지스터(43)의 디바이스 선택(CS)신호를 입력받아 선택된 특정 어드레스 뱅크내의 어드레스 저장영역에 저장된 각 디바이스내의 어드레스를 선택하도록 제어하는 제어신호(RD_ADD)를 어드레스 저장부(41)로 출력한다. 이 제어신호(RD_ADD)에 따라 어드레스 저장부(41)의 특정 어드레스 뱅크내의 어드레스 테이타(ADDR)가 선택되어 출력된다.
예를 들면, 외부 디바이스중 제 1 디바이스가 000800h에서 부터 16개의 어드레스를 사용하고 제 2 디바이스가 0f0080h에서 부터 8개의 어드레스를 사용한다면 초기화 과정에서 쓰기 제어부(42)에 의해 어드레스 저장부(41)의 0번지에서 15번지 까지는 000800, 000801, 000802, 000803,..., 00080f 가 저장 되어지고 어드레스 저장부(41)의 16번지에서 23번지까지는 0f0080, 0f0081,..., 0f008f 가 저장 되어지면 실제 동작시에 데이타 버스(40)를 통해 입력되는 데이타에 의해 제 1 디바이스가 선택되는 CS1이 액티브 상태가 되고 어드레스가 03이 로드되면 읽기 제어부(45)의 RD_ADDR이 3이 되도록 제어 레지스터(44)는 읽기 제어부(45)를 제어하게 되므로 어드레스 저장부(41)에서 최종적으로 출력되는 어드레스는 000803이 출력된다.
본 발명에 따른 다중채널 어드레스 발생장치는 초기화 과정에서 데이타 라인을 통해 입력되는 선택신호에 따라 이미 정해진 특정한 어드레스를 어드레스 저장부에 미리 저장함으로써 한번의 어드레스 액세스로 필요한 어드레스를 제어할수 있으므로 종래 기술에 비해 성능을 3배 향상시킬 수 있는 효과가 있다.

Claims (2)

  1. 주프로세서가 복수개의 디바이스를 제어하는 장치에 있어서,
    상기 각 디바이스 마다 할당된 특정 어드레스 뱅크와 상기 특정 어드레스 뱅크에 각 디바이스의 어드레스 데이타를 저장하기 위한 어드레스 저장영역을 가지는 어드레스 저장부와;
    상기 주프로세서로 부터의 입력신호에 따라 상기 디바이스의 특정 어드레스 뱅크 및 상기 각 디바이스의 어드레스 데이타를 저장하도록 제어하는 쓰기 제어부와;
    상기 주프로세서로 부터의 입력신호에 따라 상기 어드레스 저장영역에 저장된 어드레스 데이타를 선택하기 위한 어드레스 선택 제어신호를 일시 저장하였다가 출력하는 제어 레지스터와;
    상기 주프로세서로 부터의 입력신호에 따라 각 디바이스를 선택하는 디바이스 선택신호를 출력하는 디바이스 선택 레지스터와;
    상기 제어 레지스터 및 상기 디바이스 선택 레지스터의 출력을 입력받아 상기 특정 어드레스 뱅크 및 상기 특정 어드레스 뱅크의 어드레스 저장영역 내에 저장된 어드레스 데이타를 선택하여 출력하도록 하는 읽기 제어부를 포함하여 구성됨을 특징으로 하는 다중채널 어드레스 발생장치.
  2. 제 1 항에 있어서, 상기 어드레스 저장부는 초기화 과정에서 어드레스가 저장됨을 특징으로 하는 다중채널 어드레스 발생장치.
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