KR19980071019A - 초기 웨이퍼 효과 감소를 위한 방법 및 장치 - Google Patents
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Abstract
본 발명은 초기 웨이퍼 효과를 감소하고 제거하기 위한 방법 및 장치를 제공한다. 특히, 초기 웨이퍼 효과를 초래할 수 있는 재료(FWE 재료)의 고온 증착을 위한 개별 고온 챔버를 사용하는 방법 또는 시스템에서, FWE 재료의 저온 층은 고온 FWE 재료층의 증착 이전에 고온 증착 챔버내에서 증착된다.
Description
본 발명은 박막 증착에 관한 것으로서, 특히 챔버 유휴(idle) 시간에 무관하게 견실히 고밀도 증착된 막을 유지하기 위한 방법 및 장치에 관한 것이다.
박막 증착은 고체 전자 장치의 제조에 필수적이다. 규정된 패턴(패턴화)의 웨이퍼 상에 여러 재료를 적층함으로써, 고체 전자 장치가 형성된다. 반도체 소자 산업에서 항상 존재하는 것은 더욱 복잡한 다층 구조와 더 작은 소자 디멘션 경향이다. 결과적으로, 패턴화된 웨이퍼 비용은 계속 증가하고 있는데, 일부 패턴화된 웨이퍼는 $100,000에 달한다. 단일의 빈약한 품질 층이 전체 웨이퍼를 파괴할 수 있기 때문에, 고품질 재료층의 견실한 증착은 필수적이다.
상업용 규모 반도체 소자 제조는 다중 챔버를 가지는 자동화된 시스템에서 이루어진다. 이런 챔버는 한 처리 구성으로부터 다음 처리 구성으로의 전환 동안의 이동 사이, 또는 장비 수리동안 빈번히 사용되지 않는다. 장비 수리동안 제조용 챔버가 사용되지 않을 뿐만 아니라, 완전한 동작 조건에서 업스트림과 다운스트림 챔버가 사용되지 않는다. 불행히 반도체 소자 제조에 사용되는 많은 증착 재료는 이들이 이런 유휴 주기 동안 챔버에 있지 않다면 상당히 높은 진공 증착 챔버에 존재하는 낮은 산소 레벨에서조차 쉽게 산화된다. 열 증착 챔버(예를 들면, 약 300 내지 600℃가지 웨이퍼를 가열하기 위한 가열 페데스탈을 갖는 챔버)가 20 내지 30분의 짧은 지속동안 사용되지 않을 때, 상기 유휴 주기에 수반하여 초기 약간의 웨이퍼 상에 증착된 재료 층(막)은 바람직스럽지 못하게 표준 제조(예를 들면, 이런 주기는 유휴 주기를 수반하지않는다) 동안에 증착된 막 보다 더 낮은 저항(초기에 전기적 이동 결함 및/또는 리소그래픽 패턴화 어려움을 초래할 수 있는 결정 방향의 광범위한 분포의 징후)을 나타내고, 표준 제조 동안 증착된 막에 의해 나타난 것과 다른 면저항값을 나타낸다. 이런 현상은 초기 웨이퍼 효과(FWE : first wafer effect)로서 알려져 있다. 그러므로, 유휴 주기(예를 들면, 초기 웨이퍼 효과 유발에 충분한 주기)에 수반하여, 막 품질과 처리 신뢰성은 저하된다. 그러므로 초기 웨이퍼 효과를 나타내는 막으로 증착된 웨이퍼는 폐기되어야 한다.
고온 증착 챔버에서 증착된 소정 재료만이 초기 웨이퍼 효과를 초래할 수 있더라도, 초기 웨이퍼 효과는 손실이 큰 문제이다. 예를 들면, 스퍼터링된 알루미늄(고체 소자의 박막 상호접속부를 형성하기 위해 대부분 널리 사용되는 재료)과 알루미늄 합금은 쉽게 초기 웨이퍼 효과를 나타내는 웨이퍼를 초래한다.
초기 웨이퍼 효과에 의해 제시된 문제는 VLSI와 ULSI 회로에 사용된 주요한 알루미늄 증착 방법을 참조하여 더욱 완전히 이해될 것이다. 이전에 개시된 바와 같이, 견실한 반도체 소자 필드는 감소된 측면 디멘션을 향하고 있다. 저장 캐패시터의 측면 소자 영역을 감소하기 위하여, 고종횡비(예를 들면, 높은 깊이 대 폭 비) 형상(예를 들면, 계단, 트렌치 및 비아)은 일반적이 되고 있다. 이런 형상은 일정한 캐패시터 영역을 유지(그러므로 일정한 캐패시턴스)하면서 측면 소자 디멘션이 축소되도록 큰 측벽 표면 영역을 가진다. 고종횡비 형상 위에 막을 증착할 때, 재료는 형상의 상부 표면(예를 들면, 증착 재료 소스 또는 타겟에 가장 근접한 표면) 근처에 증착하고, 순차적으로 증착되는 재료가 보이드(증착 재료가 없는 영역)를 포함하는 증착 층 두께의 변화를 초래하는 형상의 더 낮은 표면에 도달하지 못하게 하려는 경향이 있다. 따라서, 박막의 증착에서 많은 관심은 고종횡비 형상내의 연속적인 컨포멀(conformal) 층의 형성으로 향하고 있다.
진보된 비아 응용을 위한 알루미늄 평탄화, 유럽 반도체, 1996년 2월에 개시된 바와 같이, 컨포멀 알루미늄 코팅을 위한 바람직한 기술(알루미늄 평탄화)은 높은 웨이퍼 온도(고온 증착)에서의 알루미늄 증착에 수반된 낮은 웨이퍼 온도(저온 증착)에서의 알루미늄의 순차적 증착이다. 이런 방법은 일반적으로 고온/저온 순차적 증착으로서 참조되고 하나 또는 2개의 처리 챔버에서 수행될 수 있다.
낮은 웨이퍼 온도(저온 증착되는)에서 증착된 층은 시드(seed) 층으로서 참조된다. 상기 시드 층은 표면 형상내로 유동하도록 더 높은 웨이퍼 온도(고온 증착되는)에서 증착된 재료의 능력을 증진시킨다. 따라서, 상기 시드 층은 두께 변화와 순차적 고온 증착 동안의 보이드 형성을 방지하도록 표면 형상의 연속적인 컨포멀 커버리지를 달성하여야 한다. 고종횡비 표면 형상의 연속적인 컨포멀 커버리지를 달성하기 위하여 시준기 또는 미립자 차단 장치, 이를테면 미국 특허 제5,527,438호에 개시된 시준기가 사용된다. 상기 미립자 차단 장치는 웨이퍼 상부 표면에 실질적으로 수직으로 이동하는 미립자만이 웨이퍼에 도달하도록 증착 재료의 소스(소스)와 웨이퍼 장착용 장치(또는 페데스탈) 사이에 충분한 거리가 유지되어 표준 드로우(throw) 증착 챔버(예를 들면, 긴 드로우 증착을 위해 구성되지 않은 챔버)에서 증착된 막과 비교할 때 더욱 연속적인 컨포멀 막을 초래하는 긴 드로우 증착 챔버로 적용될 수 있다. 미립자 차단 장치는 연속적 컨포멀 커버리지를 더 증진하도록 상기 소스와 페데스탈 사이에 배치될 수 있다. 긴 드로우 증착이 증진된 커버리지를 초래하더라도, 긴 드로우 거리는 더 느린 증착율을 초래하여 시스템 처리량을 감소시킨다. 그러므로, 고온/저온 순차적 증착을 위한 가장 유리한 구성은 2개의 증착 챔버, 즉 시드층의 저온 증착을 위한 제 1 긴 드로우 증착 챔버와 고온 증착을 위한 제 2 표준 드로우 증착 챔버를 사용한다. 제 1 챔버는 고종횡비 표면 형상의 연속적 컨포멀 커버리지를 촉진하도록 긴 드로우 증착을 위해 구성된다. 제 2 챔버는 처리 시간의 감소를 촉진하여 긴 드로우 증착 챔버와 비교할 때 처리량을 증가하도록 표준 드로우 증착을 위해 구성된다.
증착된 막의 품질은 티타늄(또는 티타늄 합금) 웨팅(wetting) 층 상에 증착될 때 더 증진된다. 특히 진보된 비아 응용을 위한 알루미늄 평탄화,유럽 반도체, 1996년 2월은 100℃ 이하의 웨이퍼 온도에서 증착된 티타늄 층이 강한 (002) 결정 방향을 나타내고 (002) 티타늄 막 위에 460℃ 웨이퍼 온도에서 증착된 알루미늄이 강한 (111) 결정 방향을 가진다는 것을 알려준다. 상기 (111) 방향은 가장 강한 알루미늄 막의 전기적 이동 저항 특성과 관련되어 바람직하다.
고온/저온 순차적 증착의 더욱 상세한 설명은 미국 특허 제4,994,162호(이하 '162 특허라 함)에서 제시된다. '162 특허는 처리의 불연속 동안 발생할 수 있는 원치않는 산화물 층의 형성을 방지하기 위하여 증착은 최적으로 연속적이고 모든 3단계 내내 중단되지 않는다고 언급하면서 초기 웨이퍼 효과의 수수께끼를 인정한다. 이런 원치않는 산화물은 초기 웨이퍼 효과를 초래하는 것으로 믿어진다.
반도체 공동체에서의 초기 웨이퍼 효과의 폭넓은 인식에도 불구하고, 상업적 제조 시스템의 높은 생산성 요구와 일치되는 해결책은 존재하지 않는다. 사실상, 본 발명 이전에 초기 웨이퍼 효과를 다루는 방법은 단지 사용되지않는 고온 증착 챔버를 통해 다수의 비패턴화된 더미 웨이퍼(종종 15개 정도나 되는)를 진행시키는 것이었다. 이것은 시스템의 생산성을 감소시켜 웨이퍼 비용을 증가시킬 뿐만아니라, 또한 증착 챔버에서 무익하게 되는 패턴화된 웨이퍼의 파괴와 연관된 실질적 비용을 처리하는데 실패했다. 그러므로, 반도체 제조 분야에서 첫 번재 웨이퍼 효과를 제거하게 될 방법의 필요성이 대두되었다. 이런 방법은 비용 효율적이고 현존하는 장비와 재료를 사용하여 빨리 수행될 수 있어야 한다.
본 발명의 목적은 초기 웨이퍼 효과를 제거하고 무익하게 되는 패턴화된 웨이퍼가 이용될 수 있도록 하는 방법 및 장치를 제공하는 것이다.
본 발명의 다른 목적은 초기 웨이퍼 효과 때문에 버려질 수 있는 웨이퍼 수를 감소시켜 웨이퍼당 평균 비용을 감소시키는 것이다.
도 1은 본 발명을 수행하기 위한 저온 증착 챔버와 고온 증착 챔버를 가지는 반도체 소자 제조 시스템의 관련부의 단면도.
도 2a - 2b는 도 1의 반도체 소자 제조 시스템을 통해 전진하여 본 발명에 따라 처리되는 웨이퍼를 도시하는 도면으로서, 도 2a는 도 1의 저온 증착 챔버에서의 증착후 웨이퍼의 단면도이며, 도 2b는 도 1의 고온 증착 챔버에서의 증착후 웨이퍼의 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
11 : 반도체 소자 제조 시스템 12 : 웨팅 층 챔버
13 : 저온 증착 챔버 15 : 고온 증착 챔버
17 : 제어기 29 : 미립자 차단 장치
본 발명은 초기 웨이퍼 효과를 제거하는 방법, 상기 방법에 의해 형성된 새로운 장치, 및 새로운 방법을 수행하는 반도체 제조 시스템에 관한 것이다. 본 발명은 제조 시스템에 무익한 부분적으로 패턴화된 웨이퍼가 표준 제조동안 증착된 막(동등한 품질을 나타내는 막을 표시하는)에 의해 나타내진 것보다 반사율에서 약간 또는 차이가 없게 완성될 수 있도록 하며, 고온 증착 챔버가 유휴 주기 이후에 즉시 제품 막을 증착하기 시작하도록 한다. 그러므로, 본 발명은 증가된 생산성과 감소된 웨이퍼당 비용을 달성한다. 더욱이, 본 발명은 초기 웨이퍼 효과에 의해 초래되는 패턴화된 웨이퍼의 파괴를 제거한다.
본 발명의 한 특징에서 고온 증착 챔버내의 FWE 재료의 고온 증착된 막의 증착에 의해 수반되는 FWE(FWE 재료)를 초래할 수 있는 재료로 이루어진 저온 증착된 막의 증착에 의한 초기 웨이퍼 효과(FWE)의 제거를 기도한다. 본 발명의 다른 특징은 고온 증착 챔버내의 고온 및 저온 FWE 재료층 둘다의 증착에 의해 수반되는 저온 챔버내의 FWE 재료의 저온 증착에 의해 수반되는 웨팅 층의 증착을 기도한다.
본 발명의 또다른 특징은 저온 증착 챔버, 고온 증착 챔버, 및 제 2 저온 증착된 층의 증착에 의해 수반되는 저온 증착 챔버내의 제 1 저온 증착된 층과 고온 증착 챔버내의 고온 증착된 층의 증착을 초래하기 위한 제어 수단을 포함하는 반도체 소자 제조 시스템에 적합하다. 바람직하게 제 1 저온 증착된 층은 티타늄 또는 티타늄 합금을 포함하는 웨팅 층 상에 증착된다.
본 발명의 또다른 특징은 새로운 방법의 결과로서 제조된 새로운 반도체 소자에 적합하다. 특히, 저온 증착이 작은 알갱이 크기(예를 들면, 고온 증착으로부터 초래하는 것보다 더 작은 알갱이 크기(평균적으로))를 초래하기 때문에, 본 발명의 결과로서 제조되는 반도체 소자는 제 2 FWE 재료층을 가지는 제 1 FWE 재료층, 및 제 2 FWE 재료 층 상에 형성된 제 3 FWE 재료층을 포함할 것이고, 상기 제 2 FWE 재료층은 작은 알갱이 크기를 가지고 제 3 FWE 재료층은 큰 알갱이 크기(예를 들면, 저온 증착으로부터 얻어지는 것보다 더 큰 알갱이 크기(평균적으로))를 가진다. 더욱이, 유휴 주기가 발생할 때 FWE 재료는 유휴 주기동안 산화될 것이고 제 2 FWE 재료층은 제 3 FWE 재료층내에 포함된 것보다 더 높은 산소 농도를 포함할 것이다.
이제 본 발명의 바람직한 실시예가 첨부된 도면을 참조하여 보다 상세히 기술될 것이다.
도 1은 본 발명을 수행하기 위한 반도체 소자 제조 시스템(11)의 관련부의 단면도이다. 상기 반도체 소자 제조 시스템(11)은 관련부로 임의의 웨팅 층 챔버(12), 저온 증착 챔버(13), 고온 증착 챔버(15) 및 제어기(17)를 포함한다. 상기 임의 웨팅 층 챔버(12)는 바람직하게 티타늄으로 이루어진 소스(18)를 포함한다. 일실시예에서, 상기 저온 증착 챔버(13)는 저온 증착 챔버(예를 들면, 약 200℃ 미만의 웨이퍼 온도(저온)에서 막을 증착하기 위한 챔버)이다. 일실시예에서, 상기 저온 증착 챔버(13)는 제 1 소스(19), 미립자 차단 장치(25), 및 제 1 웨이퍼(23)를 홀딩하기 위한 제 1 페데스탈(21)을 포함한다. 상기 제 1 페데스탈(21)과 미립자 차단 장치(25)는 서로로부터 긴 드로우 거리(예를 들면, 재료가 증착될 수 있는 웨이퍼의 직경과 같거나 더 큰 거리)에 배치되고 상기 미립자 차단 장치(25)는 상기 제 1 소스(19)와 제 1 페데스탈(21) 사이에 배치된다. 저온 증착 챔버들과 이들의 동작 방법은 종래 기술에 공지되어 있다. 미립자 차단 장치를 사용하는 전형적 저온 증착 챔버는 미국 특허 제5,527,438호(이하 '438 특허라 함)에 개시되어 있다. '438 특허에 개시된 바와 같이, 미립자 차단 장치(예를 들면, 시준기 플레이트 또는 관모양 시준기)의 사용을 통해 고종횡비 형상에서도 실질적으로 균일한 두께의 컨포멀 재료층으로 코팅된다. 그러므로, 본 발명의 저온 증착 챔버내의 미립자 차단 장치의 포함은 필수적이지는 않지만, 현재는 바람직하다.
상기 고온 증착 챔버(15)는 효과적으로 상기 저온 증착 챔버(13)에 결합된다. 상기 열챔버(15)는 높은 웨이퍼 온도(예를 들면, 약 300℃ 이상의 웨이퍼 온도)에서 막을 증착하기 위한 것이고 제 2 소스(27)와 제 2 웨이퍼(31)를 지지하기 위한 제 2 페데스탈(29)을 포함한다. 상기 제 2 소스(27)와 제 2 페데스탈(29)은 서로로부터 표준 드로우 거리(8인치(20㎝ 직경) 웨이퍼 상에 재료를 증착할 때 약 4-5㎝)로 배치된다. 상기 제 2 페데스탈(29)은 제 2 웨이퍼(31)를 가열하기 위한 가열 장치(33)를 포함한다. 상기 가열 장치(33)가 상기 제 2 웨이퍼(31)의 후면을 가열하기 위한 히터로서 도시되더라도, 다른 가열 장치가 사용될 수 있다. 고온 증착 챔버들과 이들의 동작 방법은 종래 기술에 공지되어 있다. 후면 히터를 사용하는 전형적 고온 증착 챔버는 미국 특허 제4,994,162호에 개시되어 있다.
동작 동안, 웨이퍼는 임의 웨팅 층 챔버(12)에 진입할 것이고, 반면에 200℃ 이하의 온도에서 상기 소스(18)로부터 티타늄으로 증착될 것이다. 다음에 상기 웨이퍼는 제 1 증착 챔버(13)의 제 1 페데스탈(21)로 이송되며, 상기 제 1 소스(19)로부터 FWE 재료의 층이 웨이퍼가 저온으로 유지되는 동안 웨이퍼 상에 증착된다. 다음에 상기 웨이퍼는 상기 제 2 증착 챔버(15)이 제 2 페데스탈(29)로 이송되고 상기 제 2 소스(27)로부터 FWE 재료 층이 웨이퍼가 저온으로 유지되는 동안 웨이퍼 상에 증착된다. 예를 들면, 상기 가열 장치(33)가 후면 가스 히터라면, 상기 가열 장치(33)를 통해 웨이퍼 후면에 인가된 가스의 압력과 온도는 저온 증착된 FWE 재료의 층이 상기 제 2 소스(27)로부터 증착되는 동안 웨이퍼 온도를 200℃ 이상으로 상승시키기에 불충분하다. 충분한 두께의 저온 증착된 층이 증착된후, 상기 증착은 고온으로 웨이퍼를 가열하기에 충분한 온도와 압력의 가스가 가열 장치(33)를 통해 웨이퍼 후면에 인가되는 동안 중단될 수 있다. 상기 웨이퍼가 요구된 고온에 도달할 때, 증착은 다시 시작된다. 선택적으로, 상기 제 2 소스(27)로부터 저온 증착 및 고온 증착된 FWE 재료층의 증착은 연속적이어서, 예를 들어 웨이퍼가 저온으로부터 고온으로 가열되는 동안 지속할 수 있어 전체 처리 시간을 감소시킨다.
상기 고온 증착 챔버(15)에 접속되는 제어기(17)는 적어도 상기 고온 증착 챔버(15)의 동작을 제어하며, 바람직한 실시예에서 전체 반도체 소자 제조 시스템의 동작을 제어한다. 상기 제어기(17)는 조작자가 고온 증착 챔버(15)의 동작을 제어할 수 있도록 한다. 바람직하게 상기 제어기(17)는 반도체 소자 제조 시스템(11)에서 처리된 각각의 웨이퍼가 제 1 (저온 증착된) 막(35)으로 (저온 증착 챔버(13)내에서) 증착되고 제 2 (저온 증착된) 막(37)과 제 3 (고온 증착된) 막(39)으로 (고온 증착 챔버(15)내에서) 증착되도록 프로그래밍되는 프로그램 가능한 장치이다(도 2a와 2b 참조).
그러므로, 바람직한 실시예에서 반도체 소자 제조 시스템(11)에 진입하는 웨이퍼는 웨이퍼가 유휴 주기를 수반하여 처리되거나 표준 제조 동안 처리되는지에 무관하게 동일한 처리 단계를 수반한다. 반도체 소자 제조 시스템(11)내의 각각의 웨이퍼가 이상적 처리를 수용하기 때문에. 소자 신뢰성은 유휴 주기에 의해 영향을 받지않는다. 그러므로, 상기 반도체 소자 제조 시스템(11)은 종래 시스템보다 적은 휴지시간을 겪게되고, 실질적으로 종래 제조 시스템 보다 더 낮은 폐기 웨이퍼 비용을 나타낸다. 더욱이, 상기 반도체 소자 제조 시스템(11)은 더욱 자동화되고 종래 제조 시스템보다 더적은 인시(man hours)를 요구하고 유휴 주기에 무관하게 동일하게 동작한다. 본 발명은 시스템 생산성을 증가시키고 처리되는 유니트당 비용을 감소시킨다.
도 2a-2b는 반도체 소자 제조 시스템(11)으로 전진하여 본 발명에 따라 처리될 때 고종횡비 표면 형상(51)을 가지는 웨이퍼(49)를 도시한다. 도 2a는 상기 저온 증착 챔버(13)내에서이 제 1 (저온 증착된) 막(35)의 증착 후 웨이퍼(49)의 단면도이다. 알수 있는 바와 같이, 상기 저온 증착 챔버(13)내에서 상기 제 1 (저온 증착된) 막(35)은 바람직하게 웨팅 층(53) 상에 증착된다. 바람직한 실시예에서 상기 제 1 (저온 증착된) 막(35)은 알루미늄을 포함하고 상기 웨팅층(53)은 강한 (002) 결정 방향을 나타내는 티타늄을 포함한다. 그러므로, 이전에 개시된 바와 같이, 상기 제 1 (저온 증착된) 막(35)의 (111) 결정 방향이 증진된다. 200℃ 이하 범위의 웨이퍼 온도에서의 상기 티타늄 웨팅 층(53)의 증착은 강한 (002) 결정 방향을 가지는 티타늄 웨팅층(53)을 형성하는 것으로 믿어진다. 상기 제 1 (저온 증착된) 막(35)이 차가운 웨이퍼 온도에서 증착되기 때문에 그것은 작은 알갱이 크기(도시 안됨)를 가진다.
도 2b는 상기 고온 증착 챔버(15)내에서의 증착후 상기 웨이퍼(49)의 단면도이다. 상기 고온 증착 챔버(15)내에서 상기 제 2 (저온 증착된) 막(37)이 상기 제 2 소스(27)로부터 상기 제 1 (저온 증착된) 막(35) 위에 증착된다. 제 2 (저온 증착된) 막(35)은 제 1 산소 농도(도시 안됨)를 가진다. 바람직하게 상기 제 2 (저온 증착된) 막(37)은 200℃ 이하 범위의 웨이퍼 온도에서 증착되며, 가장 바람직하게 100℃ 이하 범위의 웨이퍼 온도에서 증착된다.
상기 제 2 (저온 증착된) 막(37)이 차가운 웨이퍼 온도에서 증착되기 때무넹 그것은 작은 알갱이 크기(도시 안됨)를 가진다. 상기 제 2 (저온 증착된) 막(37)의 증착에 수반하여, 상기 제 3 (고온 증착된) 막(39)이 상기 제 2 소스(37)로부터 증착된다. 상기 제 3 (고온 증착된) 막(39)은 제 2 산소 농도(도시 안됨)를 가진다. 바람직하게 상기 제 3 (고온 증착된) 막(39)은 300 내지 600℃ 범위의 웨이퍼 온도에서 증착되며, 가장 바람직하게 400 내지 550℃ 범위의 웨이퍼 온도에서 증착된다. 상기 제 3 (고온 증착된) 막(39)이 고온 웨이퍼 온도에서 증착되기 때문에 그것은 큰 알갱이 크기(도시 안됨)를 가진다.
상기 제 2 (저온 증착된) 막(37)과 상기 제 3 (고온 증착된) 막(39)은 연속적으로(즉, 초기 웨이퍼 효과가 제 2 (저온 증착된) 막(37)의 증착과 제 3(고온 증착된) 막(39)의 증착 사이에 발생하지 않도록 하는데 충분한 주기로) 증착된다. 더욱이, 상기 제 1 (저온 증착된) 막(37)은 FWE 재료의 제 1 소스(예를 들면, 도 1의 제 1 소스(19))로부터 증착되며, 상기 제 2 (저온 증착된) 막(37)과 상기 제 3 (고온 증착된) 막(39)은 상기 FWE의 공통 제 2 소스(예를 들면, 도 1의 제 2 소스)로부터 증착된다. 바람직한 실시예에서, 상기 제 1 (저온 증착된) 막(35), 상기 제 2 (저온 증착된) 막(37) 및 제 3 (고온 증착된) 막(39)은 각각 동일한 FWE 재료, 바람직하게 알루미늄 또는 알루미늄 합금을 포함한다.
첫 번재 웨이퍼 효과를 감소 또는 제거하기 위해 요구되는 상기 제 2 (저온 증착된) 막(37)의 두께는 증착되는 FWE 재료의 표면 패시베이션 특성에 의존할 것이다. 예를 들면, 알루미늄 소스는 전형적으로 100 A의 표면 깊이로 산소에 의해 패시베이팅된다. 상기 소스로부터 100 A를 제거하기 위하여, 대략 50 A의 막두께가 증착되어야 한다, 특정 응용을 위하여 상기 제 2 (저온 증착된) 막(37)의 요구된 두게는 당업자에 의해 쉽게 결정될 것이다. 상기 제 2 (저온 증착된) 막(37)이 유휴 주기에 수반하여 증착된다면, 상기 제 2 (저온 증착된) 막(37)은 표준 제조 동안 증착된 막 보다 더 높은 산소 농도를 나타낼 것이다. 그러므로, 유휴 주기에 수반하여 증착될 때, 상기 제 2 (저온 증착된) 막(37)의 산소 농도는 제 3 (고온 증착된) 막(39)의 산소 농도보다 더 높다.
테스트 결과는 상기 저온 증착된 막(37)과 고온 증착된 막(39)의 조합이 유휴 주기에 수반하여 또는 표준 제조 동안 증착되든지 (상기 제 1 웨이퍼의 상기 저온 증착된 막(37)에서의 산소 결합의 더 높은 수준에도 불구하고) 동일한 정도의 반사율과 결정 방향(바람직하게 좁게 분포된)을 나타낸다는 것을 증명한다. 본 발명은 12시간이나 사용되지 않는 시스템에서 테스트하였는데, 초기 웨이퍼 효과는 발생하지 않았다. 따라서 본 발명을 사용하는 반도체 웨이퍼 제조 시스템은 장비 가동후 더미 웨이퍼의 사용을 더 이상 요구하지 않을 것이고, 실질적 생산성 증가를 경험하고 처리되는 유니트당 감소된 비용을 얻을 것이다.
이전 설명은 단지 본 발명의 바람직한 실시예만을 개시한다. 본 발명의 사상을 일탈하지 않는 범위 내에서 다양한 변형이 가능함은 본 발명이 속하는 기술 분야의 당업자에게는 명백하다. 예를 들면, 가열 장치가 고온 가스를 웨이퍼 후면에 인가하기 위한 장치로서 묘사되었더라도, 방사 열소스 또는 RF 열소스와 같은 웨이퍼 가열을 위한 다른 장치가 단일 또는 조합으로 사용될 수 있다. 더욱이, 열은 웨이퍼의 후면 외의 평면에 인가될 수 있다. 스퍼터링, 열적 기상화, 전자 빔 기상화 등을 포함하는 FWE 재료 증착의 다른 방법이 사용될 수 있고 상기 증착 재료 소스는 증착 챔버내의 여러 위치에 배치될 수 있다. 바람직한 제조 시스템이 프로그램 가능한 제어기를 사용하더라도, 단순한 스위치 또는 다른 수동 제어 장치가 사용될 수 있다. 간단히, 지금까지 초기 웨이퍼 효과를 초래하며 그후에 초기 웨이퍼 효과를 방지하기 위해 고온 증착 챔버내에서 저온 증착을 사용하는 어떤 방법 또는 장치는 본 발명의 범위내에 있고, 본 발명은 초기 웨이퍼 효과의 감소 목적을 위해 고온 증착 챔버내에서 저온 증착을 사용하는 어떤 방법 또는 장치를 포함한다. 이상에서는 본 발명의 양호한 일 실시예에 따라 본 발명이 설명되었지만, 첨부된 청구 범위에 의해 한정되는 바와 같은 본 발명의 사상을 일탈하지 않는 범위 내에서 다양한 변형이 가능함은 본 발명이 속하는 기술 분야의 당업자에게는 명백하다.
본 발명은 제조 시스템에 무익한 부분적으로 패턴화된 웨이퍼가 표준 제조동안 증착된 막(동등한 품질을 나타내는 막을 표시하는)에 의해 나타내진 것보다 반사율에서 약간 또는 차이가 없게 완성될 수 있도록 하며, 고온 증착 챔버가 유휴 주기 이후에 즉시 제품 막을 증착하기 시작하도록 한다. 그러므로, 본 발명은 증가된 생산성과 감소된 웨이퍼당 비용을 달성한다. 더욱이, 본 발명은 초기 웨이퍼 효과에 의해 초래되는 패턴화된 웨이퍼의 파괴를 제거한다.
Claims (31)
- 반도체 소자 제조 시스템에서의 막 증착 방법에 있어서,제 1 증착 챔버에서 제 1 웨이퍼 온도로 제 1 막을 증착하는 단계;제 2 증착 챔버에서 제 2 웨이퍼 온도로 제 2 막을 증착하는 단계; 및상기 제 2 증착 챔버에서 제 3 웨이퍼 온도로 제 3 막을 증착하는 단계를 포함하며, 상기 제 2 및 상기 제 3 막은 FWE 재료의 공통 소스로부터 연속적으로 증착되며, 상기 제 3 온도는 상기 제 2 온도보다 더 높은 것을 특징으로 하는 반도체 소자 제조 시스템에서의 막 증착 방법.
- 제 1항에 있어서, 상기 제 1 웨이퍼 온도는 200℃ 이하의 범위에 있는 것을 특징으로 하는 반도체 소자 제조 시스템에서의 막 증착 방법.
- 제 1항에 있어서, 상기 제 2 웨이퍼 온도는 200℃ 이하의 범위에 있는 것을 특징으로 하는 반도체 소자 제조 시스템에서의 막 증착 방법.
- 제 3항에 있어서, 상기 제 2 웨이퍼 온도는 100℃ 이하의 범위에 있는 것을 특징으로 하는 반도체 소자 제조 시스템에서의 막 증착 방법.
- 제 1항에 있어서, 상기 제 3 웨이퍼 온도는 300℃ 이상의 범위에 있는 것을 특징으로 하는 반도체 소자 제조 시스템에서의 막 증착 방법.
- 제 5항에 있어서, 상기 제 3 웨이퍼 온도는 300 내지 600℃ 범위에 있는 것을 특징으로 하는 반도체 소자 제조 시스템에서의 막 증착 방법.
- 제 5항에 있어서, 상기 제 3 웨이퍼 온도는 400 내지 550℃ 범위에 있는 것을 특징으로 하는 반도체 소자 제조 시스템에서의 막 증착 방법.
- 제 1항에 있어서, 상기 제 1 막의 증착 단계는 웨팅 층 위에 상기 제 1 막을 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 시스템에서의 막 증착 방법.
- 제 1항에 있어서, 상기 제 1 막은 상기 FWE 재료를 포함하는 것을 특징으로 하는 반도체 소자 제조 시스템에서의 막 증착 방법.
- 제 9항에 있어서, 상기 FWE 재료는 알루미늄을 포함하는 것을 특징으로 하는 반도체 소자 제조 시스템에서의 막 증착 방법.
- 제 9항에 있어서, 상기 제 1, 제 2 및 제 3 웨이퍼 온도와 상기 제 2 막의 두께는 유휴 주기가 발생할 때 상기 유휴 주기에 수반하여 증착되는 제 1 웨이퍼의 제 3 막이 표준 제조 동안 증착된 순차적 웨이퍼의 제 3 막에 의해 나타난 제 2 반사율과 동일한 제 1 반사율을 나타내도록 하는 것을 특징으로 하는 반도체 소자 제조 시스템에서의 막 증착 방법.
- 제 11항에 있어서, 상기 제 2 막의 두께는 적어도 50 Å인 것을 것을 특징으로 하는 반도체 소자 제조 시스템에서의 막 증착 방법.
- 제 1항의 방법에 따라 제조된 고체 전자 장치.
- 제 11항의 방법에 따라 제조된 고체 전자 장치.
- 반도체 소자 제조 시스템에 있어서,제 1 온도로 제 1 막을 증착하기 위한 제 1 증착 챔버;상기 제 1 증착 챔버에 효과적으로 결합되고, 제 2 온도로 제 2 막을 증착하고 제 3 온도로 제 3 막을 증착하기 위한 제 2 증착 챔버; 및상기 제 2 증착 챔버가 상기 제 2 막과 상기 제 3 막을 FWE 재료의 공통 소스로부터 연속적으로 증착하도록 하기 위한 제어기를 포함하며, 상기 제 1, 제 2 및 제 3 온도와 상기 제 2 막의 두께는 유휴 주기가 발생할 때 상기 유휴 주기에 수반하여 증착되는 제 1 웨이퍼의 제 3 막이 표준 제조동안 증착된 순차적 웨이퍼의 제 3 막에 의해 나타난 제 2 반사율과 같은 제 1 반사율을 나타내도록 하는 것을 특징으로 하는 반도체 소자 제조 시스템.
- 제 15항에 있어서, 상기 제 1 증착 챔버는 상기 FWE 재료의 제 1 소스를 포함하는 것을 특징으로 하는 반도체 소자 제조 시스템.
- 제 16항에 있어서, 상기 제 1 막의 증착 이전에 웨팅 층을 증착하기 위해 상기 제 1 증착 챔버에 효과적으로 결합된 웨팅 층 챔버를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 시스템.
- 제 17항에 있어서, 상기 웨팅 층 챔버는 티타늄 소스를 포함하는 것을 특징으로 하는 반도체 소자 제조 시스템.
- 제 17항에 있어서, 상기 제 1 증착 챔버는 긴 드로우 증착 챔버인 것을 특징으로 하는 반도체 소자 제조 시스템.
- 제 19항에 있어서, 상기 제 2 증착 챔버는 표준 드로우 증착 챔버인 것을 특징으로 하는 반도체 소자 제조 시스템.
- 제 20항에 있어서, 상기 제 1 증착 챔버는 미립자 차단 장치를 포함하는 것을 특징으로 하는 반도체 소자 제조 시스템.
- 제 15항에 있어서, 상기 제 1 막은 제 1 압력에서 증착되고, 상기 제 2 막은 제 2 압력에서 증착되며, 상기 제 3 막은 제 3 압력에서 증착되는 것을 특징으로 하는 반도체 소자 제조 시스템.
- 제 22항에 있어서, 상기 제 1 챔버와 상기 제 2 챔버는 단일 챔버인 것을 특징으로 하는 반도체 소자 제조 시스템.
- 제 22항에 있어서, 상기 제 1 온도, 상기 제 2 온도 및 상기 제 3 온도는 단일 온도인 것을 특징으로 하는 반도체 소자 제조 시스템.
- 고체 전자 장치에 있어서,작은 알갱이 구조를 포함하는 제 1 FWE 재료막;상기 제 1 FWE 재료막 위에 있는 작은 알갱이 구조와 제 1 산소 농도를 가지는 제 2 FWE 재료막; 및상기 제 2 FWE 재료막 위에 있는 큰 알갱이 구조와 제 2 산소 농도를 가지는 제3 FWE 재료막을 포함하며, 상기 제 1 산소 농도는 상기 제 2 산소 농도보다 더 높은 것을 특징으로 하는 고체 전자 장치.
- 제 25항에 있어서, 상기 제 3 FWE 재료막은 좁은 분포를 가지는 결정 방향을 포함하는 것을 특징으로 하는 고체 전자 장치.
- 제 26항에 있어서, 상기 제 1, 제 2 및 제 3 FWE 재료막은 FWE 재료를 포함하는 것을 특징으로 하는 고체 전자 장치.
- 제 27항에 있어서, 상기 FWE 재료는 알루미늄인 것을 특징으로 하는 고체 전자 장치.
- 제 27항에 있어서, 상기 FWE 재료는 알루미늄 합금인 것을 특징으로 하는 고체 전자 장치.
- 제 28항에 있어서, 티타늄 웨팅 층을 더 포함하는데, 상기 제 1 FWE 재료막은 상기 웨팅 층상에 있는 것을 특징으로 하는 고체 전자 장치.
- 제 29항에 있어서, 티타늄 웨팅 층을 더 포함하는데, 상기 제 1 FWE 재료막은 상기 웨팅 층 상에 있는 것을 특징으로 하는 고체 전자 장치.
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