KR19980060698A

KR19980060698A - Multilayer Plating Leadframe

Info

Publication number: KR19980060698A
Application number: KR1019960080061A
Authority: KR
Inventors: 김중도
Original assignee: 이대원; 삼성항공산업 주식회사
Priority date: 1996-12-31
Filing date: 1996-12-31
Publication date: 1998-10-07
Also published as: KR100203334B1

Abstract

본 발명은 다층도금 리드 프레임에 관한 것이다. 얼로이42(alloy 42) 소재의 다층도금 리드 프레임에 있어서, Ni-Sn 합금 도금층이 최외곽 도금층으로 형성되어 있는 것을 특징으로 하는 본 발명의 다층도금 리드 프레임은 내부식성이 뛰어나고 납땜성 및 와이어 본딩성이 우수하다.The present invention relates to a multilayer plated lead frame. In a multilayer plating lead frame made of alloy 42, the Ni-Sn alloy plating layer is formed as the outermost plating layer, and the multilayer plating lead frame of the present invention is excellent in corrosion resistance, solderability and wire bonding. Excellent in sex

Description

Multilayer Plating Leadframe

본 발명은 다층도금 리드 프레임에 관한 것으로서, 특히 도금층의 재질이 개선되어 물성이 뛰어난 다층도금 리드 프레임에 관한 것이다.The present invention relates to a multilayer plating lead frame, and more particularly, to a multilayer plating lead frame having excellent physical properties by improving the material of the plating layer.

반도체 리드 프레임은 반도체 칩(chip)과 함께 반도체 패키지(package)를 이루는 핵심 구성요소의 하나로서, 반도체 패키지의 내부와 외부를 연결해주는 도선(lead)의 역할과 반도체 칩을 지지해주는 지지체(frame)의 역할을 한다. 이러한 반도체 리드 프레임은 통상적으로 스탬핑(stamping) 방식 또는 에칭(etching) 방식에 의해 의해 제조된다.The semiconductor lead frame is one of the core components of the semiconductor package together with the semiconductor chip, and serves as a lead connecting the inside and the outside of the semiconductor package and a support for the semiconductor chip. Plays a role. Such a semiconductor lead frame is typically manufactured by a stamping method or an etching method.

스탬핑 방식은 순차적으로 이송되는 프레스 금형장치를 이용하여 박판의 소재를 소정 형상으로 타발하여 제조하는 방법으로서, 이는 리드 프레임을 대량생산하는 경우에 주로 적용된다.The stamping method is a method of punching and manufacturing a thin plate of material into a predetermined shape by using a press mold apparatus that is sequentially transferred, which is mainly applied to mass production of lead frames.

에칭 방식은 화학약품을 이용하여 소재의 국소 부위를 부식시킴으로써 제품을 형성해 나가는 화학적 식각방법으로서, 이는 리드 프레임을 소량생산하는 경우에 주로 적용되는 제조방법이다.The etching method is a chemical etching method of forming a product by corroding a local part of a material by using a chemical, which is a manufacturing method mainly applied to a small amount of lead frame.

상기한 두가지 제조방법 중 어느 하나의 방법에 의해 제조되는 반도체 리드 프레임은 기판에 실장되는 형태 등에 따라 다양한 구조를 가지나, 통상적인 구조는 도 1에 도시된 바와 같다.The semiconductor lead frame manufactured by any one of the two manufacturing methods described above may have various structures depending on the form of mounting on the substrate, but the conventional structure is as shown in FIG. 1.

도 1은 통상적인 반도체 리드 프레임의 구조를 나타내는 도면이다. 구체적으로, 기억소자인 칩을 탑재하여 정적인 상태로 유지하여 주는 패드(11, pad)와, 와이어 본딩(wire bonding)에 의해 칩과 연결되는 이너 리드(12, inner lead) 및 외부회로와의 연결을 위한 아우터 리드(13, outer lead)를 포함하는 구조로 이루어져 있다.1 is a view showing the structure of a conventional semiconductor lead frame. Specifically, the pad 11 for mounting the chip, which is a memory device, and maintains the static state, and the inner lead 12 and the external circuit connected to the chip by wire bonding. It consists of a structure including an outer lead (13, outer lead) for connection.

이와 같은 구조를 가지는 반도체 리드 프레임은 반도체의 다른 부품, 예를 들면 기억소자인 칩등과의 조립공정(assembly process)을 거쳐 반도체 패키지를 이루게 된다.The semiconductor lead frame having such a structure forms a semiconductor package through an assembly process with other components of the semiconductor, for example, a chip, which is a memory device.

상기 반도체의 조립공정중 반도체 칩과 리드 프레임의 이너 리드와의 와이어 본딩성을 좋도록 하기 위하여, 패드(11)와 이너 리드(12)에 소정 특성을 갖는 금속 소재를 도금하는 경우가 많으며, 또한 몰딩 후 기판 실장을 위한 납땜성 향상을 위해 아우터 리드(13)의 일정 부위에 솔더(Sn-Pb) 도금을 행한다. 그러나, 상기 솔더 도금 과정에 있어서 도금액이 이너 리드(12)까지 침투하게 되는 경우가 빈번히 발생하므로, 이를 제거하기 위한 추가 공정을 필요로 하는 문제점이 있었다.In order to improve the wire bonding property between the semiconductor chip and the inner lead of the lead frame during the assembling process of the semiconductor, the pad 11 and the inner lead 12 are often plated with a metal material having predetermined characteristics. After molding, solder (Sn-Pb) plating is performed on a portion of the outer lead 13 to improve solderability for mounting a substrate. However, since the plating solution frequently penetrates to the inner lead 12 in the solder plating process, there is a problem of requiring an additional process for removing the plating solution.

이러한 문제점을 해결하기 위하여 제안된 것이 선도금 리드 프레임(pre-plated frame) 방법이다. 이 방법은 반도체 패키지 공정전에 납젖음성(solder wettability)이 양호한 소재를 미리 도포하여 도금층을 형성하는 것이다.In order to solve this problem, a pre-plated frame method is proposed. This method is to apply a material having good solder wettability in advance before the semiconductor package process to form a plating layer.

도 2는 상기 선도금 방식에 의한 도금층 구조를 나타내는 단면도이다. 구체적으로, Cu 기판(21)위에 중간 도금층으로서 Ni층(22)과 Pd/Ni 합금층(23)이 순차적으로 적층되어 있고, 상기 Pd/Ni 합금층(23)의 상층에 Pd층(24)이 최외곽 도금층으로 형성되어 있다.2 is a cross-sectional view showing a plating layer structure by the lead metal method. Specifically, the Ni layer 22 and the Pd / Ni alloy layer 23 are sequentially stacked on the Cu substrate 21 as an intermediate plating layer, and the Pd layer 24 is disposed on the Pd / Ni alloy layer 23. This outermost plating layer is formed.

그러나, 상기 선도금 방법은 기판의 소재가 Cu 또는 Cu 합금일 경우에만 적용될 뿐 얼로이42(alloy42) 소재에는 적용하지 못하였다. 상기 얼로이42는 Ni 42%, Fe 58% 및 소량의 다른 원소로 구성되어 리드 프레임 소재로 널리 쓰이는데, 선도금을 행할 경우 부식이 심하게 일어나는 문제점이 있었다. 이는 얼로이42 소재의 Fe 성분과 도금층 성분인 Pd의 유전상 계열의 차이가 커서 갈바니 결합(Galvanic coupling)이 일어나기 때문이다.However, the lead method was applied only when the material of the substrate was Cu or Cu alloy, but did not apply to the alloy 42 material. The alloy 42 is composed of 42% Ni, 58% Fe, and a small amount of other elements, and is widely used as a lead frame material. This is because galvanic coupling occurs due to a large difference in the dielectric series between the Fe component of the alloy 42 and the Pd component of the plating layer.

상기 문제점을 해결하기 위하여 얼로이42 소재에 Cu 또는 Cu 합금을 도금한 후 그 위에 Ni, Co 또는 Ni-Co 합금을 도금하고 그위에 귀금속(Pd, Au, Ag)등을 도금하는 방법이 제안되었다. 그러나, 이는 다음과 같은 이유로 인하여 실용화를 할 수 없었다. 첫째, Cu 도금욕으로서 CN^-을 가장 많이 사용하게 되는데, 도금공정중 흡착된 CN^-이온이 이후 도금되는 Pd 도금층의 밀착성과 내부식성을 크게 저하시킨다. 둘째, Cu와 Ni의 중간 도금층의 두께가 너무 두꺼워 리드 성형단계(forming)시 균열이 발생하므로 납땜성, 금선과의 와이어 본딩성 등 반도체에서 요구되는 품질을 충족시키기가 어렵다.In order to solve the above problems, a method of plating Cu or Cu alloy on Alloy 42 material, plating Ni, Co or Ni-Co alloy on it, and plating precious metals (Pd, Au, Ag) on it is proposed. . However, this could not be put to practical use for the following reasons. First, CN ^- is most often used as a Cu plating bath, and the adhesion and corrosion resistance of the CN ^- ion adsorbed during the plating process are greatly reduced. Second, since the thickness of the intermediate plating layer between Cu and Ni is too thick, cracking occurs during the lead forming step, it is difficult to meet the quality requirements of the semiconductor, such as solderability and wire bonding property with gold wires.

상술한 바와 같이 종래의 선도금 방식을 얼로이42 소재 기판에 적용할 수 없는 이유는 얼로이42의 합금 성분인 Fe와 도금층의 Pd가 유전계열상 차이가 크기 때문이다. 만일 Pd 대신에 Fe와 유전계열상 차이가 별로 없는 다른 소재로 도금층을 형성한다면 상기 문제는 해결될 것이고, 본 발명은 이에 착안한 것이다.As described above, the reason why the conventional lead metal method cannot be applied to the alloy 42 material substrate is that Fe, which is an alloy component of alloy 42, and Pd of the plating layer have a large difference in dielectric series. If the plating layer is formed of another material having little difference between Fe and the dielectric series instead of Pd, the above problem will be solved, and the present invention has been devised.

본 발명이 이루고자 하는 기술적 과제는 상기 문제점을 해결하여 도금층의 구조를 개선함으로써 물성이 뛰어난 다층도금 리드 프레임을 제공하는 것이다.The technical problem to be achieved by the present invention is to provide a multilayer plating lead frame having excellent physical properties by solving the above problems and improving the structure of the plating layer.

도 1은 통상적인 리드 프레임의 구조를 나타내는 개략적인 평면도이다.1 is a schematic plan view showing the structure of a conventional lead frame.

도 2는 종래 리드 프레임의 도금층 구조를 나타내는 개략적인 단면도이다.2 is a schematic cross-sectional view showing a plated layer structure of a conventional lead frame.

도 3은 본 발명에 따른 다층도금 리드 프레임의 도금층 구조를 나타내는 개략적인 단면도이다.3 is a schematic cross-sectional view showing a plated layer structure of a multilayer plated lead frame according to the present invention.

도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings

11. 패드 12. 이너 리드11.Pad 12. Inner Lead

13. 아우터 리드21. Cu 기판13. Outer lid 21. Cu substrate

22. Ni 도금층23. Pd/Ni 합금 도금층Ni plating layer Pd / Ni Alloy Plating Layer

23. Pd 도금층31. 얼로이42 기판23.Pd plating layer Alloy42 Board

32. 중간 도금층33. Sn-Ni 합금 도금층32. Middle plating layer Sn-Ni alloy plating layer

상기 과제를 이루기 위하여 본 발명에서는, 얼로이42(alloy 42) 소재의 다층도금 리드 프레임에 있어서, Ni-Sn 합금 도금층이 최외곽 도금층으로 형성되어 있는 것을 특징으로 하는 다층도금 리드 프레임이 제공된다.In order to achieve the above object, in the present invention, in the multilayer plating lead frame made of alloy 42, a Ni-Sn alloy plating layer is formed as the outermost plating layer.

본 발명에 있어서, 상기 Ni-Sn 합금 도금층의 Ni는 Ni-Sn 전체에 대하여 0.1 내지 45중량% 포함되어 있는 것이 바람직하다.In the present invention, the Ni of the Ni-Sn alloy plating layer is preferably contained 0.1 to 45% by weight based on the entire Ni-Sn.

본 발명에 있어서, 상기 Ni-Sn 합금 도금층의 두께는 0.1 내지 5㎛인 것이 바람직하다.In the present invention, the thickness of the Ni-Sn alloy plating layer is preferably 0.1 to 5㎛.

본 발명에 있어서, 상기 반도체 리드 프레임과 Ni-Sn 합금 도금층 사이에 Ni, Cu 및 Co로 이루어진 군에서 선택되는 하나로 이루어진 중간 도금층을 더 포함하는 것이 바람직하다.In the present invention, it is preferable to further include an intermediate plating layer made of one selected from the group consisting of Ni, Cu and Co between the semiconductor lead frame and the Ni-Sn alloy plating layer.

본 발명에 있어서, 상기 중간 도금층의 두꼐는 0.05 내지 5㎛인 것이 바람직하다.In the present invention, the thickness of the intermediate plating layer is preferably 0.05 to 5㎛.

이하, 첨부된 도면을 중심으로 본 발명에 대하여 설명하고자 한다.Hereinafter, the present invention will be described with reference to the accompanying drawings.

도 3은 본 발명에 따른 도금층 구조를 나타내는 개략적인 단면도이다. 구체적으로, 얼로이42 소재의 기판(31) 위에 Ni-Sn 합금 도금층(33)이 형성되어 있다. 기판과 상기 합금 도금층 사이에 Cu, Ni 또는 Co 등의 금속을 중간층으로 도금할 수도 있다.3 is a schematic cross-sectional view showing a plating layer structure according to the present invention. Specifically, the Ni—Sn alloy plating layer 33 is formed on the substrate 31 made of alloy 42 material. A metal such as Cu, Ni, or Co may be plated with an intermediate layer between the substrate and the alloy plating layer.

본 발명의 Ni-Sn 도금층에서 Ni는 Fe와 화학 포텐셜(Chemical potential)이 비슷하여 갈바니 결합으로 인한 표면 부식이 일어나지 않기 때문에 도금층의 재료로 사용된 것이다. 그러나, Ni는 반도체 리드 프레임의 도금층이 갖추어야 할 납땜성 및 와이어 본딩성 면에서 좋지 않으므로, 납땜성과 와이어본딩성이 우수한 Sn을 첨가한다.In the Ni-Sn plating layer of the present invention, Ni is used as a material for the plating layer because Fe has a similar chemical potential and does not cause surface corrosion due to galvanic bonding. However, Ni is not good in terms of solderability and wire bonding property that the plating layer of the semiconductor lead frame should have, and therefore, Sn having excellent solderability and wire bonding property is added.

본 발명의 Ni-Sn 도금층에서 Ni의 함량은 Ni-Sn 합금에 대하여 0.1 내지 45중량%가 바람직하다. 이는 0.1 중량% 미만일 경우에는 리드 프레임의 표면의 부식이 심해지고, 45 중량%를 초과할 경우에는 납땜성 및 와이어본딩성이 나빠지기 때문이다.In the Ni-Sn plating layer of the present invention, the content of Ni is preferably 0.1 to 45% by weight based on the Ni-Sn alloy. This is because if less than 0.1 wt%, the surface of the lead frame is highly corroded, and if it is more than 45 wt%, the solderability and wire bonding properties deteriorate.

본 발명에 있어서, 상기 기판과 Ni-Sn 합금 도금층 사이에 Ni, Cu 또는 Co로 이루어진 중간 도금층을 형성할 수도 있다. 상기 중간 도금층의 역할은 기판의 금속 원자가 표면에 확산되는 것을 막는 것이다. 상기 중간 도금층의 두께는 0.05 내지 5㎛인 것이 바람직한데, 이는 두께 증가에 의한 확산 방지 효과와 균열 생성 증가 효과를 같이 고려해야 하기 때문이다.In the present invention, an intermediate plating layer made of Ni, Cu, or Co may be formed between the substrate and the Ni—Sn alloy plating layer. The role of the intermediate plating layer is to prevent the metal atoms of the substrate from diffusing to the surface. It is preferable that the thickness of the intermediate plating layer is 0.05 to 5 μm, since the diffusion prevention effect and the crack generation increase effect by the thickness increase should be considered together.

이상에서 살펴본 바와 같이, 본 발명에 따른 도금층 구조를 갖는 다층도금 리드 프레임은 내부식성이 뛰어나면서도 납땜성 및 와이어 본딩성 등의 물성이 우수하다.As described above, the multilayer plating lead frame having a plating layer structure according to the present invention is excellent in corrosion resistance and excellent in physical properties such as solderability and wire bonding properties.

Claims

A multilayer plating lead frame made of alloy 42, wherein the Ni-Sn alloy plating layer is formed as the outermost plating layer.

The multi-layer plating lead frame according to claim 1, wherein Ni in the Ni—Sn plating layer is contained in an amount of 0.1 to 45 wt% based on the Ni—Sn alloy.

The multi-layer plating lead frame according to claim 1, wherein the Ni-Sn alloy plating layer has a thickness of 0.05 to 5 µm.

The multi-layer plating lead frame according to claim 1, further comprising a plating layer selected from the group consisting of Ni, Cu, and Co between the substrate and the Ni—Sn alloy plating layer.

The multilayer plating lead frame according to claim 4, wherein the plating layer has a thickness of 0.05 to 5 탆.