KR19980060596A - Method of forming interlayer insulating film of semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 층간 절연막 형성방법에 관한 것으로, 고단차의 미세 패턴이 형성된 반도체기판 상부에 제 1 보호산화막을 형성하고 상기 제 1 보호산화막 형성후 FBPSG 막으로 자체 평탄화시킨 다음, 상기 FBPSG 막을 형성하고 CMP 공정을 실시하거나 진공을 유지한 채 열처리공정을 실시하여 완전히 평탄화시키고 상기 FBPSG 막 상부에 제 2 보호산화막을 형성하여 내부공공 없이 평탄화 특성이 우수하고, 수분에 안정한 FBPSG 층간절연막을 효과적으로 형성함으로써 얕은 접합을 파괴하지 않고 고온의 열처리 없이 셀(cell) 내부를 완전하게 평탄화시키는 동시에 결함이나 산화물 등의 발생을 억제하여 반도체소자의 수율 및 생산성을 향상시키고 반도체소자의 특성 및 생산성을 향상시키며 그에 따른 반도체 소자의 고집적화를 가능하게 하는 기술이다.The present invention relates to a method for forming an interlayer insulating film of a semiconductor device, wherein a first protective oxide film is formed on an upper surface of a semiconductor substrate on which a fine pattern of high steps is formed, and after the first protective oxide film is formed, the FBPSG film is self-planarized and then the FBPSG film is formed. To form a CBP process or a heat treatment process while maintaining a vacuum to completely planarize and form a second protective oxide film on the FBPSG film to form an FBPSG interlayer insulating film that is excellent in planarization properties without moisture and is stable to moisture. Therefore, the inside of the cell is completely flattened without destroying the shallow junction and the heat treatment at high temperature, and the occurrence of defects and oxides is suppressed, thereby improving the yield and productivity of the semiconductor device and improving the characteristics and productivity of the semiconductor device. Technology that enables high integration of semiconductor devices .
Description
본 발명은 반도체소자의 층간절연막 형성방법에 관한 것으로, 특히 소정의 기판상에 형성된 미세패턴 상부에 제 1 보호막 증착, F, B, P 불순물을 함유하는 산화막(FBPSG) 증착, 평탄화 열처리 및 제 2 보호 산화막 증착 과정을 화학기상증착 장비에서 연속적으로 실시함으로써 대기중의 수분에 안정하고 고단차, 좁은 패턴사이에서도 보이드(void)없이 평탄화 시키며, 화학기계연마 ( Chemical Mechancal Polishing, 이하에서 CMP 라 함 ) 공정의 적용시 저온 공정에 의해서도 고단차의 패턴차이를 내부공공 없이 완전히 매립함으로써 CMP 공정을 용이하게 할 수 있는 반도체 소자의 층간 절연막 평탄화방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming an interlayer insulating film of a semiconductor device, and in particular, depositing a first protective film, depositing an oxide film (FBPSG) containing F, B, and P impurities, a planarization heat treatment, and a second layer on a fine pattern formed on a predetermined substrate. The process of depositing the protective oxide film continuously in the chemical vapor deposition equipment is stable to moisture in the air, and flattened without voids even between high-difference and narrow patterns, and chemical mechanical polishing (hereinafter referred to as CMP). The present invention relates to a method for planarizing an interlayer insulating film of a semiconductor device, which can facilitate a CMP process by completely filling a high-difference pattern difference without internal pores even in a low temperature process when the process is applied.
반도체 소자의 고집적화에 따라 소자 표면의 요철은 더욱 심화되어 고단차를 절연막으로 채우는 평탄화 기술은 반도체 소자 제조에 있어 중요한 기술중 하나로 대두되고 있다.As the integration of semiconductor devices increases, the unevenness of the surface of the devices is further deepened, and the planarization technology of filling the high step with an insulating film has emerged as one of the important technologies in the manufacture of semiconductor devices.
일반적으로, 고단차를 평탄화하기 위하여 고농도의 붕소(B) 및 인(P)을 첨가한 비.피.에스.지. (Boro Phospho Silicate Glass, 이하에서 BPSG 라 함 ) 막을 사용하여 고온 열처리공정을 실시하여 평탄화하였다.In general, B.P.G. to which high concentrations of boron (B) and phosphorus (P) are added to flatten the high step. (Boro Phospho Silicate Glass, hereinafter referred to as BPSG) The film was subjected to a high temperature heat treatment process and planarized.
이와 같이 기존의 BPSG 공정에 의한 높은 불순물 농도 첨가 및 고온 열처리 방법은 높은 불순물 농도에 기인한 수분흡습등의 박막특성 열화 및 결정결함(BPO4)형성과 고온의 열처리에 의한 얕은 접합 ( Shallow Junction ) 의 파괴등으로 평탄화 공정에 한계가 있다.As described above, the addition of high impurity concentration and high temperature heat treatment method by the conventional BPSG process deteriorate thin film characteristics such as moisture absorption due to high impurity concentration and formation of crystal defects (BPO 4 ) and shallow junction by high temperature heat treatment. There is a limit to the planarization process due to the destruction of.
또한, CMP법에 의하여 층간절연막을 두껍게 형성하고 연마하여 평탄화 시키는 방법이 제시되었다. 그러나, CMP 공정은 널리 아려진 바와같이 상압 CVD O3TEOS USG 막의 형성후 CMP공정의 진행에 의해 실시되고 있으나, 고 단차비의 좁은 패턴 사이에서 나쁜 단차피복성으로 인하여 내부공공 형성 및 하지 의존성 등에 의한 증착 불량등으로 CMP 공정후 공공이 드러나거나, 후속공정에 의한 신뢰성 저하의 문제점이 있다.In addition, a method of forming a thick interlayer insulating film by a CMP method, polishing and planarizing it has been proposed. However, the CMP process is performed by the CMP process after the formation of the atmospheric pressure CVD O 3 TEOS USG film as widely known, but due to the poor step coverage between narrow patterns of high step ratio, internal void formation and dependence on the base Due to poor deposition, such as the public after the CMP process is exposed, there is a problem of lowering the reliability by the subsequent process.
그리고, 기존의 BPSG 막을 CMP공정에 적용시 점성 유동에 의한 내부공공의 제거가 가능하나, 내부 공공을 제거하기 위해서는 기존의 고온 열처리가 그대로 필요한 문제점이 있다.In addition, when the existing BPSG membrane is applied to the CMP process, internal voids can be removed by viscous flow, but there is a problem that the existing high temperature heat treatment is required to remove the internal voids.
도 1 은 종래기술의 제1실시예에 따른 반도체소자의 층간절연막 형성방법을 도시한 단면도이다.1 is a cross-sectional view showing a method for forming an interlayer insulating film of a semiconductor device according to a first embodiment of the prior art.
먼저, 소정의 기판(31)상에 미세패턴인 도전층(33)을 형성하고, 전체 구조상에 후공정시 수분 및 불순물이 도전층(33)으로 확산되는 것을 방지하기 위하여 산화절연막(35)을 일정두께 형성한다.First, a conductive pattern 33 having a fine pattern is formed on a predetermined substrate 31, and an oxide insulating film 35 is formed to prevent diffusion of moisture and impurities into the conductive layer 33 during the post-process on the entire structure. Form a certain thickness.
그리고, 전체표면상부에 기존의 BPSG막(37)을 증착 후 열처리공정을 실시한 것을 도시한다. 이때, 평탄화 열처리후 결정결함(BPO4) ⓐ 가 생성되거나, 수분흡수에 의한 산성산화물 ⓑ 가 형성되어 소자를 특성열화시킨다.In addition, the conventional BPSG film 37 is deposited on the entire surface and then subjected to a heat treatment step. At this time, crystallization defects (BPO 4 ) ⓐ are formed after the planarization heat treatment, or acid oxide ⓑ is formed by water absorption to deteriorate the device.
도 2 는 종래기술의 제2실시예에 따른 반도체소자의 층간절연막 형성방법을 도시한 단면도이다.2 is a cross-sectional view illustrating a method for forming an interlayer insulating film of a semiconductor device according to a second embodiment of the prior art.
먼저, 소정의 기판(41)상에 미세패턴인 도전층(43)을 형성하고, 전체 구조상에 후공정시 수분 및 불순물이 도전층(43)으로 확산되는 것을 방지하기 위한 산화절연막(45)을 증착하고, CMP 공정적용이나 저온 공정 적용을 위하여 기존의 BPSG막(47)을 증착하여 저온 열처리 공정을 실시한다. 이때, 상기 BPSG 막(47) 대신에 상압 CVD O3 TEOS USG 막으로 형성할 수도 있다.First, a conductive pattern 43 having a fine pattern is formed on a predetermined substrate 41, and an oxide insulating film 45 for preventing diffusion of moisture and impurities into the conductive layer 43 during the post-process on the entire structure is formed. In order to apply the CMP process or to apply the low temperature process, the existing BPSG film 47 is deposited to perform a low temperature heat treatment process. In this case, the pressure CVD O3 TEOS USG film may be formed instead of the BPSG film 47.
이때, 상기 미세패턴인 도전층(43) 사이에 내부공공(49)이 생성된 상태를 나타낸다.At this time, the internal pores 49 are formed between the conductive layers 43 that are the fine patterns.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 고단차를 갖는 반도체기판 상부를 평탄화시키되, 결함 또는 내부공공이나 박막의 특성열화없이 평탄화시킴으로써 반도체소자의 수율 및 생산성을 향상시키고 반도체소자의 특성 및 신뢰성을 향상시키며 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 층간절연막 형성방법을 제공하는데 그 목적이 있다.Accordingly, the present invention, in order to solve the above problems of the prior art, by flattening the upper surface of the semiconductor substrate having a high step, the planarization without defect or deterioration of the characteristics of the internal pores or thin film to improve the yield and productivity of the semiconductor device and SUMMARY OF THE INVENTION An object of the present invention is to provide a method for forming an interlayer insulating film of a semiconductor device, which improves the characteristics and reliability thereof and thereby enables high integration of the semiconductor device.
도 1 은 종래기술의 실시예에 따른 반도체소자의 층간절연막 형성방법을 도시한 단면도.1 is a cross-sectional view showing a method for forming an interlayer insulating film of a semiconductor device according to an embodiment of the prior art.
도 2 는 종래기술의 다른 실시예에 따른 반도체소자의 층간절연막 형성방법을 도시한 단면도.2 is a cross-sectional view showing a method for forming an interlayer insulating film of a semiconductor device according to another embodiment of the prior art;
도 3a 및 도 3b 는 본 발명의 제1실시예 및 제2실시예에 따른 반도체소자의 층간절연막 형성방법을 도시한 단면도.3A and 3B are cross-sectional views showing a method for forming an interlayer insulating film of a semiconductor device according to the first and second embodiments of the present invention.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
11,21,31,41 : 반도체기판13,23,33,43 : 미세패턴11, 21, 31, 41: semiconductor substrate 13, 23, 33, 43: fine pattern
15,25,35,45 : 제 1 보호산화막17,27,37,47 : FBPSG 막15,25,35,45: first protective oxide film 17,27,37,47: FBPSG film
19,29 : 제 2 보호산화막49 : 내부공공19,29: second protective oxide film 49: internal public
ⓐ : 결정결함ⓑ : 산성산화물Ⓐ: crystal defect ⓑ: acid oxide
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 층간절연막 형성방법은, 고단차의 미세패턴이 형성된 반도체기판 상부에 제 1 보호산화막을 형성하는 공정과, 상기 제 1 보호산화막 형성후 FBPSG 막으로 자체 평탄화시키는 공정과, 상기 FBPSG 막을 형성하고 진공을 유지한 채 열처리하여 완전히 평탄화 시키는 공정과, 상기 FBPSG 막 상부에 상기 제 2 보호산화막을 형성하는 공정을 포함하는 것을 제1특징으로 한다.In order to achieve the above object, the method of forming an interlayer insulating film of a semiconductor device according to the present invention includes forming a first protective oxide film on an upper surface of a semiconductor substrate on which a fine pattern of high steps is formed, and forming the first protective oxide film into an FBPSG film. The first feature includes a step of self-planarization, a step of forming the FBPSG film and heat treatment while maintaining a vacuum to completely planarize, and a step of forming the second protective oxide film on the FBPSG film.
또한, 이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 층간절연막 형성방법은, 고단차의 미세패턴이 형성된 반도체기판 상부에 제 1 보호산화막을 형성하는 공정과, 상기 제 1 보호산화막 형성후 FBPSG 막으로 자체 평탄화시키는 공정과, 상기 FBPSG 막을 CMP 하는 공정과, 상기 FBPSG 막 상부에 제 2 보호산화막을 형성하는 공정을 포함하는 것을 제2특징으로 한다.In addition, in order to achieve the above object, the method for forming an interlayer insulating film of a semiconductor device according to the present invention comprises the steps of forming a first protective oxide film on the semiconductor substrate on which a high pattern of fine patterns is formed, and after forming the first protective oxide film, FBPSG The second feature includes a step of self-planarizing the film, a step of CMPing the FBPSG film, and a step of forming a second protective oxide film on the FBPSG film.
한편, 이상의 목적을 달성하기 위한 본 발명의 원리는, 미세패턴 상부에 CVD 방법을 이용하여 한 장비에서 550 ~ 850 ℃ 의 온도 범위에서 F을 함유한 반응 원료를 도입하여, 고단차를 갖는 미세패턴에서도 내부 공공의 생성없이, 기존의 BPSG막보다 평탄성이 우수한 FBPSG 막을 형성하며, 증착 및 평탄화 열처리를 연속하여 진행함으로써 FBPSG 막의 증착후 대기중의 수분에 노출되지 않도록 하고, 기존의 평탄화막 증착온도인 350 ~ 450 ℃ 보다 높고, 열처리 온도인 850 ℃ 이상보다 낮은 온도에서 형성함으로써 얕은 접합을 파괴하지 않고, 치밀한 막질을 갖는 박막을 얻을 수 있다. 그리고, 평탄화 열처리후, 같은 장비, 같은 온도 범위에서 언도프트 산화막(제 2 보호산화막)을 평탄화된 FBPSG 막 상부에 연속하여 증착함으로써, 냉각하는 도중에 발생하기 쉬운 결정결함(BPO4)의 생성을 억제하고 평탄화 열처리 후에도 대기중의 수분에 노출되지 않으므로 수분 흡습에 의한 F 과의 반응 가능성을 배제하는 것이다.On the other hand, the principle of the present invention for achieving the above object, by using a CVD method on the top of the fine pattern by introducing a reaction raw material containing F in the temperature range of 550 ~ 850 ℃ in one equipment, fine pattern having a high step Even without the formation of internal vacancy, it forms FBPSG film which is more flat than conventional BPSG film, and proceeds deposition and planarization heat treatment to prevent exposure to moisture in the air after deposition of FBPSG film, By forming at a temperature higher than 350 to 450 DEG C and lower than 850 DEG C or higher, which is a heat treatment temperature, a thin film having a fine film quality can be obtained without destroying the shallow bonding. After the planarization heat treatment, the undoped oxide film (second protective oxide film) is continuously deposited on the planarized FBPSG film in the same equipment and at the same temperature range, thereby suppressing the formation of crystal defects (BPO 4 ), which are likely to occur during cooling. And even after the planarization heat treatment, it is not exposed to moisture in the air, thereby eliminating the possibility of reaction with F due to moisture absorption.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 3a 는 본 발명의 제1실시예에 따른 반도체소자의 층간절연막 형성방법을 도시한 단면도로서, 연속 CVD법에 의한 FBPSG 층간 절연막 형성 및 평탄화 공정을 설명하기 위한 것이다.FIG. 3A is a cross-sectional view illustrating a method for forming an interlayer insulating film of a semiconductor device according to a first embodiment of the present invention to explain a process of forming and planarizing an FBPSG interlayer insulating film by a continuous CVD method.
먼저, 온도 550 ~ 850 ℃, 압력 1 mtorr ~ 700 torr, TEOS 및 O2가스분위기의 CVD 장비에서, 반도체기판(11) 상에 미세패턴인 도전층(13)을 형성하고, 그 상부에 제 1 보호산화막(15)을 형성한다. 이때, 상기 제 1 보호산화막(15)은 TEOS, SiH4, O2, N2O 등을 반응가스로 하여 형성하되, 100 ~ 1000 Å 정도의 두께로 형성한다.First, in a CVD apparatus having a temperature of 550 ° C. to 850 ° C., a pressure of 1 mtorr to 700 torr, and a TEOS and O 2 gas atmosphere, a conductive pattern 13, which is a fine pattern, is formed on the semiconductor substrate 11, and the first layer is formed thereon. A protective oxide film 15 is formed. In this case, the first protective oxide film 15 is formed using TEOS, SiH 4 , O 2 , N 2 O, or the like as a reaction gas, and is formed to a thickness of about 100 to about 1000 kPa.
연속적으로, TEOS, TEB, FTEOS, O2및 PH3등의 반응가스 분위기에서 불소, 불소 및 인을 각각 1 ~ 30 wt%, 1 ~ 10 wt% 및 1 ~ 10 wt% 정도 함유하는 1000 ~ 2000 Å 정도의 두께의 FBPSG 막(17)을 형성한다.Continuously, 1000 to 2000 containing about 1 to 30 wt%, 1 to 10 wt% and 1 to 10 wt% of fluorine, fluorine and phosphorus in a reaction gas atmosphere such as TEOS, TEB, FTEOS, O 2 and PH 3 respectively. FBPSG film 17 is formed to a thickness of about a few degrees.
이때, 상기 FBPSG 막(17)은 F 함유 액체 원료 0.1 ~ 30 ml/min, B 함유 반응원료 0.1 ~ 30 ml/min, P 함유 반응원료 0.1 ~ 10 l/min 의 유량으로 형성한다.At this time, the FBPSG film 17 is formed at a flow rate of 0.1-30 ml / min F-containing liquid raw material, 0.1-30 ml / min B-containing reaction raw material, and 0.1-10 l / min P-containing reaction raw material.
여기서, 상기 불소(F)는 550 ~ 850 ℃ 의 저온 공정시 BPSG막의 유동특성을 향상시켜 증착과 동시에 막이 유동되어 자체 평탄화되는데 기여함으로써 내부공공(도시안됨)이 없는 막을 형성하며, 대기중에 노출되지 않아 안정한 평탄화 막을 형성한다.In this case, the fluorine (F) improves the flow characteristics of the BPSG film during the low temperature process of 550 ~ 850 ℃ to contribute to the planarization and self-planarization of the film at the same time deposition, thereby forming a film without internal voids (not shown), and is not exposed to the atmosphere Thus forming a stable planarization film.
그 다음에, 진공을 유지한채 연속적으로 O2, N2또는 H2+ O2, O3의 형태로 산화제를 반응기에 도입하여 O2, N2또는 H2+ O2, O3분위기에서 1 ~ 120 분 정도의 시간동안 열처리하여 평탄화 시킨다.Subsequently, the oxidizing agent was introduced into the reactor in the form of O 2 , N 2 or H 2 + O 2 , O 3 continuously while maintaining a vacuum, so that in an atmosphere of O 2 , N 2 or H 2 + O 2 , O 3 , Flatten by heat treatment for ~ 120 minutes.
그리고, 상기 반도체기판(11)의 전체표면부상에 연속하여 TEOS, O2가스 분위기에서 제 2 보호산화막(19)을 형성함으로써 대기중의 수분과 FBPSG 막 내부의 F가 반응하는 것을 억제한다.The second protective oxide film 19 is continuously formed on the entire surface of the semiconductor substrate 11 in a TEOS and O 2 gas atmosphere to suppress the reaction of moisture in the atmosphere with F inside the FBPSG film.
이때, 상기 제 2 보호산화막(19)은 TEOS, SiH4, O2, N2O 등을 반응가스로 하여 50 ~ 500 Å 정도의 두께로 형성한다.At this time, the second protective oxide film 19 is formed to a thickness of about 50 ~ 500 kPa using TEOS, SiH 4 , O 2 , N 2 O and the like as a reaction gas.
도 3b 는 본 발명의 제2실시예에 따른 반도체소자의 층간절연막 형성방법을 도시한 단면도로서, 연속 CVD 법에 의한 FBPSG 층간 절연막 형성 및 평탄화 공정을 설명하기 위한 것이다.3B is a cross-sectional view illustrating a method for forming an interlayer insulating film of a semiconductor device according to a second exemplary embodiment of the present invention, and illustrates a process of forming and planarizing an FBPSG interlayer insulating film by a continuous CVD method.
먼저, 본 발명의 제1실시예인 도 3a 와 같이 반도체기판(21) 상부에 고단차의 미세패턴(23)을 형성하고, 전체표면상부에 제 1 보호산화막(25)을 형성한 다음, 전체 표면상부에 FBPSG 막(27)을 내부공공없이 형성한다.First, as shown in FIG. 3A of the first embodiment of the present invention, the micro pattern 23 having the high step height is formed on the semiconductor substrate 21, and the first protective oxide film 25 is formed on the entire surface. The FBPSG membrane 27 is formed on the top without the internal pores.
그 다음에, 상기 FBPSG 막(27)을 CMP공정으로 평탄화시킨다.The FBPSG film 27 is then planarized by a CMP process.
그리고, 상기 FBPSG 막(27) 상부에 일정두께의 제 2 보호산화막(29)을 형성한다.A second protective oxide layer 29 having a predetermined thickness is formed on the FBPSG layer 27.
이때, 상기 제 2 보호산화막(29)은 300 ~ 800 ℃ 정도의 온도에서 50 ~ 500 Å 정도의 두께로 형성한다.At this time, the second protective oxide film 29 is formed to a thickness of about 50 ~ 500 kPa at a temperature of about 300 ~ 800 ℃.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 층간절연막 형성방법은, 이와 같이 CVD법에 의하여 기존의 공정 온도보다 저온에서 FBPSG막의 증착, 평탄화 열처리, 제 2 보호산화막 형성등의 일련의 공정을 연속하여 실시함으로써 내부공공 없이 평탄화 특성이 우수하고, 수분에 안정한 FBPSG 층간절연막을 효과적으로 형성하며, 기존의 BPSG평탄화 열처리 온도인 850℃보다 낮은 550~850℃에서 형성함으로써 얕은 접합을 파괴하지 않고 고온의 열처리 없이 cell 내부를 완전 평탄화 시키고 전체 토폴로지 단차를 효과적으로 완화시킬 수 있으며, CMP 공정의 적용시 저온 공정에 의해서도 고단차의 패턴사이를 내부공공없이 완전히 메꿀 수 있어, CMP공정을 용이하게 하는 효과가 있다.As described above, the method for forming an interlayer insulating film of a semiconductor device according to the present invention is a continuous process such as deposition of a FBPSG film, planarization heat treatment, and formation of a second protective oxide film at a lower temperature than a conventional process temperature by the CVD method. It is effective to form FBPSG interlayer insulation film that has excellent planarization characteristics and moisture stability without internal pores, and is formed at 550 ~ 850 ℃ lower than the existing BPSG flattening heat treatment temperature of 850 ℃. It can completely flatten the inside of the cell and effectively alleviate the overall topological step, and when applying the CMP process, the low temperature process can completely fill the gap between the patterns of the high step without the internal pores, thereby facilitating the CMP process.
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|---|---|---|---|---|
| KR100445077B1 (en) * | 2001-06-28 | 2004-08-21 | 동부전자 주식회사 | Manufacturing Method For Semiconductor Device |
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1996
- 1996-12-31 KR KR1019960079958A patent/KR19980060596A/en not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100445077B1 (en) * | 2001-06-28 | 2004-08-21 | 동부전자 주식회사 | Manufacturing Method For Semiconductor Device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |