KR19980057854A

KR19980057854A - Bipolar transistors and methods of manufacturing the same

Info

Publication number: KR19980057854A
Application number: KR1019960077157A
Authority: KR
Inventors: 류형근
Original assignee: 배순훈; 대우전자 주식회사
Priority date: 1996-12-30
Filing date: 1996-12-30
Publication date: 1998-09-25

Abstract

싱크층의 형성시에 발생되는 측방 확산을 감소시켜 집적도 향상을 위한 신규한 구조의 바이폴라 트랜지스터 및 이의 제조 방법이 개시되어 있다. 제1 도전형의 반도체 기판상에 형성된 제2 도전형의 에피택셜층이 형성된다. 상기 반도체 기판 표면의 일부에 제2 도전형의 제1 불순물을 포함하는 매립층이 형성되고, 상기 에피택셜층의 상기 매립층의 주변부위에 제1 도전형의 제1 불순물을 포함하고 상기 에피택셜층의 소자 형성 부위로서 컬렉터 역할을 하는 활성 영역을 한정하는 절연층이 구비된다. 제2 도전형 하부 싱크층은 상기 활성 영역내에 형성되어 있고, 상기 매립층의 일측 상부 주변 영역상의 상기 에피텍셜층에 형성되고, 제2 도전형 상부 싱크층은 상기 하부 싱크층상의 에피텍셜층 상부에 형성되고 상기 하부 싱크층과 접하도록 형성된다. 상기 활성 영역에는 제1 도전형의 베이스 영역 및제2 도전형의 이미터 영역이 형성된다. 콜렉터의 직렬 저항을 감소시키는 동시에, 디자인 룰을 축소하여 웨이퍼상에 보다 많은 트랜지스터를 형성할 수 있다.Disclosed are a bipolar transistor having a novel structure and a method of manufacturing the same for improving the degree of integration by reducing lateral diffusion generated during formation of a sink layer. An epitaxial layer of a second conductivity type formed on the semiconductor substrate of the first conductivity type is formed. A buried layer including a first impurity of a second conductivity type is formed on a portion of the semiconductor substrate surface, and the first impurity includes a first impurity of a first conductivity type in the periphery of the buried layer of the epitaxial layer and of the epitaxial layer. As an element formation site, an insulating layer defining an active region serving as a collector is provided. A second conductive lower sink layer is formed in the active region, and is formed in the epitaxial layer on one side upper peripheral region of the buried layer, and the second conductive upper sink layer is on top of the epitaxial layer on the lower sink layer. And contact the lower sink layer. A base region of a first conductivity type and an emitter region of a second conductivity type are formed in the active region. While reducing the collector's series resistance, design rules can be reduced to form more transistors on the wafer.

Description

Bipolar transistors and methods of manufacturing the same

본 발명은 바이폴라 트랜지스터(vertical bipolar transistor) 및 이를 제조하는 방법에 관한 것으로, 보다 상세하게는 싱크층의 형성시에 발생되는 측방 확산을 감소시켜 집적도 향상을 위한 신규한 구조를 갖는 바이폴라 트랜지스터 및 이의 제조방법에 관한 것이다.⁺ ⁺ The present invention relates to a bipolar transistor (vertical bipolar transistor) and a method for manufacturing the same, and more particularly to a bipolar transistor having a novel structure for improving the integration by reducing the lateral diffusion generated during the formation of the sink layer and its manufacture It is about a method. ⁺ ⁺

또한, 상기 컬렉터 영역(17)내에는 에피택셜층(15)의 표면으로부터 상기 N형 매립층(13)에 수직으로 N⁺형 싱크(31)가 형성된다. 상기 싱크(31)는 컬렉터 영역의 직렬 저항을 감소시키기 위하여 형성한다.⁺ ⁺ ⁺ ⁺ ⁺ ⁺ ⁺ ⁺로 부터는 N⁺형 불순물을 이온 주입하여 상기 N⁺형 매립층(13)과 접하도록 N⁺형 싱크(31)를 형성한다.In the collector region 17, an N ⁺ type sink 31 is formed perpendicular to the N type buried layer 13 from the surface of the epitaxial layer 15. The sink 31 is formed to reduce the series resistance of the collector region. And ⁺ ⁺ ⁺ ⁺ ⁺ ⁺ ⁺ ⁺ ⁺ by ion implanting N-type impurities to form the N ⁺ type sink (31) so as to be in contact with the N ⁺ type buried layer 13. Starting with.

따라서, 본 발명의 제1의 목적은 N⁺형 싱크층을 에티택셜층의 콜렉터의 직렬저항을 감소시키는 동시에, 상부 N⁺형 불순물의 확산 시간을 단축함으로써 디자인 룰을 축소하여 웨이퍼상의 네트 다이의 수를 증가시킬 수 있는 바이폴라 트랜지스터를 제공하는 것이다.Therefore, the first object of the present invention is to reduce the design resistance by reducing the series resistance of the N ⁺ type sink layer in the collector of the epitaxial layer, and shortening the diffusion time of the upper N ⁺ type impurities, thereby reducing the net die on the wafer. It is to provide a bipolar transistor that can increase the number.

도 1은 종래의 NPN 트랜지스터의 단면도이다.1 is a cross-sectional view of a conventional NPN transistor.

상기한 본 발명의 제1의 목적을 달성하기 위하여, 본 발명은 제1 도전형의 반도체 기판; 상기 반도체 기판상에 형성된 제2 도전형의 에피택셜층; 상기 반도체 기판의 표면의 일부에 제2 도전형의 제1 불순물을 포함하는 매립층; 상기 에피택셜층의 상기 매립층의 주변부위에 제1 도전형의 제1 불순물을 포함하고 상기 에피택셜층의 소자 형성 부위이고 컬렉터 역할을 하는 활성 영역을 한정하는 절연층; 상기 활성 영역내에 형성되어 있고, 상기 매립층의 일측 상부 주변 영역상의 상기 에피텍셜층에 형성된 제2 도전형 하부 싱크층 및 상기 하부 싱크층상의 에피택셜층 상부에 형성되고 상기 하부 싱크층과 접하는 제2 도전형 상부 싱크층으로 구성된 제2도전형 싱크층; 상기 활성 영역의 상부 일측부에 형성되고, 제1 도전형의 제2 불순물을 포함하는 제1 도전형의 베이스 영역; 및 상기 베이스 영역의 상부 일부에 형성되어 있는 제2 도전형의 이미터 영역으로 구성된 바이폴라 트랜지스터를 제공한다.주입하고 확산시켜 상기 에피택셜층의 소자 형성 부위를 한정하는 절연층을 형성하는 단계; v) 상기 에피택셜층 중 상기 하부 싱크층이 형성된 부분의 상부에 제2 도전형의 제3 불순물을 이온 주입하고 하방으로 확산시켜 상기 하부 싱크층과 연결되게 상부 싱크층을 형성하는 단계; vi) 상기 활성 영역의 상부 일측부에 제1 도전형의 제2 불순물을 이온 주입하고, 주입된 제2 불순물을 열처리하여 제1 도전형의 베이스 영역을 형성하는 단계; 및 vii) 상기 베이스 영역의 상부 일부에 제2 도전형의 이미터 영역을 형성하는 단계를 포함하는 바이폴라 트랜지스터의 제조 방법을 제공한다.In order to achieve the first object of the present invention described above, the present invention is a semiconductor substrate of the first conductivity type; An epitaxial layer of a second conductivity type formed on the semiconductor substrate; A buried layer comprising a first impurity of a second conductivity type on a part of a surface of the semiconductor substrate; An insulating layer including a first impurity of a first conductivity type at a periphery of the buried layer of the epitaxial layer and defining an active region serving as a collector and an element forming portion of the epitaxial layer; A second conductivity type lower sink layer formed in the active region and formed on the epitaxial layer on one side upper peripheral region of the buried layer and on an epitaxial layer on the lower sink layer and in contact with the lower sink layer; A second conductive sink layer composed of a conductive upper sink layer; A base region of a first conductivity type formed on an upper side of the active region and including a second impurity of a first conductivity type; And a second conductivity type emitter region formed on an upper portion of the base region. A bipolar transistor is implanted and diffused to form an insulating layer defining an element formation portion of the epitaxial layer. v) ion implanting a third impurity of a second conductivity type in an upper portion of the epitaxial layer in which the lower sink layer is formed and diffusing downward to form an upper sink layer to be connected to the lower sink layer; vi) implanting a second impurity of a first conductivity type into an upper portion of the active region and heat treating the injected second impurity to form a base region of a first conductivity type; And vii) forming an emitter region of a second conductivity type in an upper portion of the base region.

이하 첨부된 도면을 참조하여 본 발명의 일 실시예에 따른 수직형 바이폴라 트랜지스터의 제조 방법을 상세하게 설명한다.바람직하게는 콜렉터 접촉 영역, 베이스 접촉 영역, 분리 산화막, 절연 산화막, 이미터 전극, 베이스 전극, 그리고 콜렉터 전극을 포함한다.¹⁵ ⁺ ⁺ ⁺ ¹⁵ ^l7 ¹⁵ ¹⁶ ⁺ ¹⁵ ¹⁶을 5×10¹⁵∼5×10¹⁶원자/㎤ 정도로 이온 주입하여 형성한다. 상부 싱크층(45b)은, 매립층(43) 상부 주변 영역의 적절한 위치에 불순물을 이온 주입하여 형성하여 하부 싱크층(45a)과 접하도록 한다. 따라서, 상부 싱크층(45b)과 하부 싱크층(45a)간의 접합을 확실하게 할 수 있다.Hereinafter, a method of manufacturing a vertical bipolar transistor according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings. Preferably, a collector contact region, a base contact region, a separation oxide film, an insulating oxide film, an emitter electrode, and a base are described. An electrode, and a collector electrode. ¹⁵ ⁺ ⁺ ⁺ ¹⁵ ^{l 7} ¹⁵ ¹⁶ ⁺ ¹⁵ ¹⁶ is formed by ion implantation at about 5 x 10 ^{15 to} 5 x 10 ¹⁶ atoms / cm 3. The upper sink layer 45b is formed by ion implanting impurities at an appropriate position in the upper peripheral region of the buried layer 43 so as to contact the lower sink layer 45a. Therefore, the bonding between the upper sink layer 45b and the lower sink layer 45a can be assured.

상기 베이스 영역(55)은 상기 활성 영역(48)의 일측 상부에 보론 등의 P형 불순물이 5×10¹³∼1×10¹⁴원자/㎤ 정도로 이온 주입되어 형성된다. 상기 베이스 영역(55)의 일측 표면에 보론 등의 P형 불순물을 1×10¹⁵∼1×10¹⁶원자/㎤ 정도의 고농도로 이온 주입하여 베이스 접촉 영역(도시 안됨)을 형성하며, 타측 표면에는 비소 또는 안티몬 등의 N형 불순물을 5×10¹⁴∼1×10¹⁵원자/㎤ 정도로 이온 주입하여 이미터 영역(57)을 상기 베이스 접촉 영역과 다른 부위에 형성한다. 그리고, 상기 이미터 영역(57)의 형성과 동시에 상기 활성 영역(48)의 타측 상부에 비소 또는 안티몬 등의 불순물을 5×10¹⁴∼1×10¹⁵원자/㎤ 정도로 이온 주입하여, 상기 베이스 영역(55)과 이격되게 콜렉터 접촉 영역(도시 안됨)을 형성한다.불순물이 후속하는 공정으로 인하여 확산되는 것을 최소화할 수 있다. 이후에, 이미터 전극(도시 안됨), 베이스 전극(도시 안됨) 그리고 콜렉터 전극(도시 안됨)을 각기 이미터 영역(57), 베이스 접촉 영역 그리고 콜렉터 접촉 영역과 접촉되도록 절연 산화막(도시 안됨)을 개재시켜 바이폴라 트랜지스터를 완성한다.⁺ ⁺ ¹⁵ ¹⁶ ⁺∼50KeV의 에너지에 의해 5×10¹⁵∼5×10¹⁶원자/㎤ 정도의 고농도로 이온 주입하여 하부 싱크(sink)층(45a)을 형성한 후, 산소분위기에서 1000∼1200℃의 온도로 30∼60분 정도 열처리(annealing)하여 이온 주입에 따른 결정 결함을 해소하고 상기 이온 주입된 불순물을 활성화시킨다.⁺ ¹⁵ ¹⁷ ⁺에피택셜층(47)의 성장과 동시에 에피택셜층(47)의 성장 방향으로 외방 확산되어 도시한 바와 같이 에피택셜층(47)하부의 매립층(43) 접촉부위에도 부분적으로 블순물이 확산되어 매립층(43)의 일부를 구성하게 된다.¹³ ^l4등의 N형 불순물을 20∼50KeV의 에너지에 의해 5×10¹⁵∼5×10¹⁶원자/㎤정도의 고농도로 이온 주입한 후, 산소 분위기에서 1000∼1200℃의 온도로 30∼60분 정도 열처리함으로써 상기 주입된 인을 확산시켜 상부 싱크층(45b)을 형성한다. 따라서, 상부 싱크층(45b)은 이미 형성된 하부 싱크층(45a)과 연결되어 절연층(49)에 보다 확실하게 접속된다.¹³ ¹⁴ ⁺ ⁺ ¹⁴ ¹⁵법에 의해 1∼2분 정도 급속 열처리하여 형성한다. 상기와 같이 이미터 영역(57)과 콜렉터 접촉 영역을 동시에 형성하기 때문에 이미 형성된 각 영역들 내의 불순물이 후속되는 공정의 영향을 받아 확산되는 것을 최소화 할 수 있다.¹⁵ ¹⁶ ⁺ The base region 55 is formed by ion implantation of P-type impurities such as boron on the one side of the active region 48 at about 5 × 10 ^{13 to} 1 × 10 ¹⁴ atoms / cm 3. P-type impurities such as boron are ion-implanted on one surface of the base region 55 at a high concentration of about 1 × 10 ^{15 to} 1 × 10 ¹⁶ atoms / cm 3 to form a base contact region (not shown). N-type impurities such as arsenic or antimony are ion implanted at about 5 × 10 ^{14 to} 1 × 10 ¹⁵ atoms / cm 3 to form an emitter region 57 in a portion different from the base contact region. At the same time as the emitter region 57 is formed, impurities such as arsenic or antimony are ion-implanted at about 5 × 10 ^{14 to} 1 × 10 ¹⁵ atoms / cm 3 on the other side of the active region 48 to form the base region. A collector contact region (not shown) is formed to be spaced apart from 55. It is possible to minimize the diffusion of impurities due to subsequent processing. Subsequently, an insulating oxide film (not shown) is formed so that the emitter electrode (not shown), the base electrode (not shown), and the collector electrode (not shown) are respectively contacted with the emitter region 57, the base contact region, and the collector contact region. A bipolar transistor is completed by interposing. ^The lower sink layer 45a is formed by ion implantation at a high concentration of about 5 × 10 ^{15 to} 5 × 10 ¹⁶ atoms / cm 3 by energy of ⁺ ⁺ ¹⁵ ¹⁶ ^{+ to} 50 KeV, and then, in an oxygen atmosphere, 1000 to 1200 Annealing at a temperature of 30 ° C. for 30 to 60 minutes eliminates crystal defects caused by ion implantation and activates the ion implanted impurities. ⁺ ¹⁵ ¹⁷ ^{+ As the} epitaxial layer 47 grows and diffuses outward in the direction of growth of the epitaxial layer 47, the impurities also partially contact the buried layer 43 at the bottom of the epitaxial layer 47. Diffusion forms part of the buried layer 43. N-type impurities such as ¹³ ^l4 are ion-implanted at a high concentration of about 5 × 10 ^{15 to} 5 × 10 ¹⁶ atoms / cm 3 by energy of 20 to 50 KeV, and then 30 to 60 minutes at a temperature of 1000 to 1200 ° C. in an oxygen atmosphere. The heat treatment is performed approximately to diffuse the implanted phosphorus to form the upper sink layer 45b. Therefore, the upper sink layer 45b is connected to the lower sink layer 45a already formed and connected more securely to the insulating layer 49. ¹³ ¹⁴ ⁺ ⁺ ¹⁴ ¹⁵ Formed by rapid heat treatment for 1-2 minutes. As described above, since the emitter region 57 and the collector contact region are formed at the same time, it is possible to minimize the diffusion of impurities in the previously formed regions under the influence of a subsequent process. ¹⁵ ¹⁶ ⁺

전술한 바와 같이, 본 발명에 따른 바이폴라 트랜지스터의 제조 방법은 매립층의 일측 상부 주변 영역에 인 등의 불순물을 주입하고 활성화시킨 후, 에피택셜층을 성장시킴과 동시에 이 불순물이 빠른 속도로 외방 확산되어 하부 싱크층이 형성된다. 또한, 에피택셜층 중 아래에 하부 싱크층이 형성된 부분에 인 등의 불순물을 이온 주입하고 확산시켜 상부 싱크층을 형성함으로써 상부 싱크층과 하부 싱크층이 연결되도록한다. 상기 절연층에 의해 한정되는 에피택셜층의 활성 영역은 콜렉터 영역으로 이용된다. 그리고 상기 콜렉터 영역의 상부 일측 부분에 불순물을 주입한 후 통상의 열처리 방법에 의해 베이스 영역을 형성한다.As described above, in the method of manufacturing a bipolar transistor according to the present invention, after implanting and activating an impurity such as phosphorus in one upper peripheral region of the buried layer, the epitaxial layer is grown and the impurities are rapidly diffused outwards. The lower sink layer is formed. In addition, the upper sink layer and the lower sink layer are connected to each other by forming an upper sink layer by implanting and diffusing impurities such as phosphorous in a portion where the lower sink layer is formed below the epitaxial layer. The active region of the epitaxial layer defined by the insulating layer is used as the collector region. After injecting impurities into one upper portion of the collector region, a base region is formed by a conventional heat treatment method.

Claims

A first conductive semiconductor substrate 41; a second conductive epitaxial layer 47 formed on the semiconductor substrate 41;

The bipolar transistor of claim 1, wherein the first conductivity type is P type and the second conductivity type is N type.

i) ion implanting the first impurity of the second conductivity type into a portion of the surface of the semiconductor substrate of the first conductivity type, and heat treating the injected first impurity to form a buried layer;

ii) ion implanting a second impurity of the second conductivity type into an upper peripheral region of one side of the buried layer and activating the implanted second impurity;

vii) forming a second conductivity type emitter region in an upper portion of the base region.

The method of claim 3, wherein the second impurity has a faster diffusion rate than the first impurity.

The method of claim 4, wherein the first impurity is antimony or arsenic, and the second impurity uses phosphorus, and the phosphorus is made of about 5 × 10 ^{15 to} 5 × 10 ¹⁶ atoms / cm 3 by an energy of 20 to 50 KeV. A method of manufacturing a bipolar transistor, wherein the lower sink layer is formed by ion implantation at a concentration.

4. The method of claim 3, wherein the forming of the lower sink layer is performed after heat-treating the ion-implanted second impurity in an oxygen atmosphere at a temperature of 1000 to 1200 ° C. for about 30 to 60 minutes. Method of manufacturing a vertical bipolar transistor.