KR19980057381A - 메모리 셀의 웰 전위 제어를 통해 누설전류를 감소시킨 반도체 메모리 장치 - Google Patents
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Abstract
본 발명은 메모리 셀의 웰 전위 제어를 통해 누설전류를 감소시키는 반도체 메모리 장치에 관한 것으로, 메모리 셀의 트랜지스터가 형성되는 반도체 기판의 웰 전위가 셀의 접지전원단과 별도로 독립된 전원전압에 의해 제어받도록, 칩 인에이블 신호에 응답하여 구동하는 웰 전위 제어수단을 구비하며, 상기 웰 전위 제어수단은 칩이 스탠바이모드일 때 상기 웰 전위를 소정 전위 상승시키도록 인에이블되고, 칩이 오퍼레이션 모드일 때 디스에이블되도록 구성된다.
Description
본 발명은 메모리 셀의 웰 전위 제어를 통해 누설전류를 감소시키는 반도체 메모리 장치에 관한 것으로, 칩의 스탠드-바이 모드에서 웰 전위를 상승시켜 누설 전류를 감소시키기 반도체 메모리 장치에 관한 것이다.
일반적으로, 종래의 에스램(Static Random Access Memory, SRAM) 회로에서는 접지 전압(Vss)과 웰(Well)이 같이 그라운드(GND)에 연결되어 있어, 메모리 셀(Memory Cell)에서 흐르는 접합 누설 전류(Junction Leakage Current)나 트랜지스터 오프 누설 전류(Transistor Off Leakage Current)를 줄이지 못했을 뿐만 아니라, 저전압에서 동작하기 위하여 셀의 문턱 전압(Threshold Voltage)을 낮추게 되었을 때 소비 전력이 스탠드-바이 모드에서 커지게 되는 단점이 있다.
도 1 은 종래의 에스램 셀에 관한 회로도이다. 도면을 참조하면, 종래의 에스램 셀 회로는, 직렬 피모스, 엔모스 트랜지스터가 쌍으로 대칭을 이루고, 하나의 직렬 피모스, 엔모스 트랜지스터의 드레인 접점이 다른 직렬 피모스, 엔모스 트랜지스터의 두 게이트에 연결됨과 동시에 워드 라인에 의해 제어되는 엔모스 트랜지스터의 일 측에 연결되어 있고, 엔모스 트랜지스터 측 접지 전압(111)과 웰 전압(122)이 함께 그라운드에 연결되어 있다. 이렇게 접지 전압(111)과 웰 전압(122)이 함께 그라운드에 연결되어 있으므로, 메모리 셀의 접합 누설 전류나 트랜지스터 턴-오프 상태에서의 누설 전류를 줄이지 못하고, 저전압에서 동작하기 위해 셀의 문턱 전압을 낮추었을 때 소비 전력이 스탠드-바이 모드에서 커지게 되는 단점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 반도체 메모리 장치의 에스램 셀에서 웰 전위 제어 회로에 있어서, 웰 전위 제어 회로를 추가하여 스탠드-바이 모드에서는 웰 전위를 상승시켜 누설 전류를 줄이고, 노멀 오퍼레이션 모드에서는 정상 동작을 하는 에스램 셀에서 웰 전위 제어 회로를 제공하는데 있다.
도 1 은 종래의 에스램 셀에 관한 회로도.
도 2 는 본 발명에 따른 에스램 셀에서 웰 전위 제어 회로에 관한 회로도.
* 도면의 주요 부분에 대한 부호의 설명
211 : 접지 전압, 222 : 웰 전압, 234 ... 전압 분배부, 235 : 역 인버터부,
상기 과제를 달성하기 위한 본 발명의 반도체 메모리 장치는 메모리 셀의 트랜지스터가 형성되는 반도체 기판의 웰 전위가 셀의 접지전원단과 별도로 독립된 전원전압에 의해 제어받도록, 칩 인에이블 신호에 응답하여 구동하는 웰 전위 제어 수단을 구비한다.
상기 웰 전위 제어수단은 칩이 스탠바이모드일 때 상기 웰 전위를 소정 전위 상승시키도록 인에이블되고, 칩이 오퍼레이션 모드일 때 디스에이블되는 것을 특징으로 한다.
상기 웰 전위 제어수단은, 상기 칩 인에비블 신호에 제어받아 소정 전압을 출력하는 전압분배회로부; 및 상기 전압분배회로부의 출력을 공급전원단으로하고 상기 칩 인에비블 신호를 입력으로하며 상기 메모리 셀의 웰에 그 출력단이 접속 구성된 역 인버터부를 포함하여 이루어진다.
바람직하게, 상기 전압 분배부는, 두 개의 엔모스 트랜지스터가 직렬로 연결된 액티브 저항용 전압 분배 회로로서, 두 트랜지스터의 게이트 측에 칩 인에이블 신호가, 두 트랜지스터의 접점이 역 인버터부의 공급전원단에 접속 구성된 것을 특징으로 한다.
바람직하게, 상기 역 인버터부는, 피모스 및 엔모스 트랜지스터의 게이트 측에 상기 칩 인에이블 신호가, 엔모스 트랜지스터의 일측이 상기 전압 분배부에, 두 트랜지스터의 접점이 상기 에스램 셀의 웰 전위에 접속 구성된 것을 특징으로 한다.
따라서, 본 발명에 따르면, 반도체 메모리 장치의 에스램 셀에서 웰 전위 제어 방법에 있어서, 웰 전위 제어 회로를 추가하여 스탠드-바이 모드에서는 웰 전위를 상승시켜 누설 전류를 줄이고, 노멀 오퍼레이션 모드에서는 정상 동작을 하도록 웰 전위를 제어할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 보다 상세히 설명한다.
도 2 는 본 발명에 따른 에스램 셀에서 웰 전위 제어 방법에 관한 회로도이다. 도면을 참조하면, 본 발명에 따른 에스램 셀에서 웰 전위 제어 방법에 관한 회로는, 반도체 메모리 장치의 직렬 피모스, 엔모스 트랜지스터가 쌍으로 대칭을 이루고, 하나의 직렬 피모스, 엔모스 트랜지스터의 드레인 접점이 다른 직렬 피모스, 엔모스 트랜지스터의 두 게이트에 연결됨과 동시에 워드 라인에 의해 제어되는 엔모스 트랜지스터의 일 측에 연결되어 있고, 엔모스 트랜지스터 측 접지 전압(211)이 그라운드(GND)에, 웰 전압(222)이 두 개의 엔모스 트랜지스터로 이루어진 액티브 저항용 전압 분배 회로(234)와 엔모스, 피모스 트랜지스터가 통상의 인버터 회로와 비교하여 역으로 연결되어 있는 역 인버터 회로(235)의 출력 신호에 연결되어 있다. 전압 분배 회로(234)와 역인버터 회로(235)의 입력 신호인 칩 인에이블 신호(238)는 에스램 회로의 동작 상태에 따라 하이, 또는 로우가 입력된다.
본 발명에 따른 에스램에서 웰 전위 제어 방법은 에스램 회로의 접지 전압(211)과 웰 전압(222)을 분리하여 에스램 회로의 웰 전위를 제어한다. 여기서, 상기 에스렘에서 엔모스 트랜지스터의 웰을 다른 회로의 웰과 분리하여 에스램 회로의 웰 전압을 제어하는데, 스탠드-바이 모드에서는 칩 인에이블 신호(238)가 로우, 즉 칩 디세이블 신호가 들어오고, 이 신호가 전압 분배 회로(234) 및 역 인버터 회로(235)를 거쳐 에스램 회로의 기판(Substrate) 전압을 높임으로서, 소비 전력의 원인이 되는 노드 측으로의 누설 전류를 줄이고, 비트 라인 및 비트 라인 바에서 접지 전압으로 흘러 나가는 누설 전류를 줄여 준다.
상기 에스램에서 웰 전위를 제어함으로서 에스램의 데이타 보존 능력을 향상 시키고, 낮은 소비 전력 특성을 향상시킬 수 있다. 상기 웰 전위 제어 회로를 에스램의 디코더 회로에 구현하도록 함으로서 별도의 추가되는 면적이 없이 기존의 에스램 셀을 가지고 구현할 수 있다.
본 발명이 상기 실시 예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야의 통상적 지식을 가진 자에 의하여 가능함은 명백하다.
상술한 바와 같이 본 발명에 따르면, 반도체 메모리 장치의 에스램 셀에서 웰 전위 제어 방법에 있어서, 웰 전위 제어 회로를 추가하여 스탠드-바이 모드에서는 웰 전위를 상승시켜 누설 전류를 줄이고, 노멀 오퍼레이션 모드에서는 정상 동작을 하는 에스램 셀에서 웰 전위 제어 방법을 제공할 수 있다.
Claims (5)
- 메모리 셀의 트랜지스터가 형성되는 반도체 기판의 웰 전위가 셀의 접지전원단과 별도로 독립된 전원전압에 의해 제어받도록, 칩 인에이블 신호에 응답하여 구동하는 웰 전위 제어수단을 구비하는 반도체 메모리 장치.
- 제1항에 있어서,상기 웰 전위 제어수단은 칩이 스탠바이모드일 때 상기 웰 전위를 소정 전위 상승시키도록 인에이블되고, 칩이 오퍼레이션 모드일 때 디스에이블되는 것을 특징으로 하는 반도체 메모리 장치.
- 제2항에 있어서,상기 웰 전위 제어수단은,상기 칩 인에비블 신호에 제어받아 소정 전압을 출력하는 전압분배회로부; 및 상기 전압분배회로부의 출력을 공급전원단으로하고 상기 칩 인에비블 신호를 입력으로하며 상기 메모리 셀의 웰에 그 출력단이 접속 구성된 역 인버터부를 포함하여 이루어진 반도체 메모리 장치.
- 제3항에 있어서,상기 전압 분배부는, 두 개의 엔모스 트랜지스터가 직렬로 연결된 액티브 저항용 전압 분배 회로로서, 두 트랜지스터의 게이트 측에 칩 인에이블 신호가, 두 트랜지스터의 접점이 역 인버터부의 공급전원단에 접속 구성된 것을 특징으로 하는 반도체 메모리 장치.
- 제3항에 있어서,상기 역 인버터부는, 피모스 및 엔모스 트랜지스터의 게이트 측에 상기 칩 인에이블 신호가, 엔모스 트랜지스터의 일측이 상기 전압 분배부에, 두 트랜지스터의 접점이 상기 에스램 셀의 웰 전위에 접속 구성된 것을 특징으로 하는 반도체 메모리 장치.
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