KR19980050049U - 반도체 패키지 - Google Patents
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Abstract
본 고안은 반도체 패키지에 관한 것으로, 특히, PCB 기판 내부에 베어 칩을 탑재시킨 반도체 패키지에 관한 것이다. 본 고안의 반도체 패키지 모듈은 베어 칩을 탑재시킬 수 있는 홈을 구비한 다층 기판과, 상기 다층 기판 내부에 탑재된 베어 칩과, 상기 베어 칩과 다층 기판을 전기적으로 접속시키는 금속 와이어, 및 상기 베어칩이 탑재된 상기 PCB 기판 부분에 형성된 보호막을 포함하는 것을 특징으로 한다.
Description
본 고안은 반도체 패캐지에 관한 것으로, 특히, PCB 기판 내부에 베어 칩을 탑재시킨 반도체 패키지에 관한 것이다.
일반적으로, 통상의 방법에 의해 형성된 집적회로는 조립공정으로 보내져서 칩절단, 칩부착, 와이어 본딩, 몰드, 포밍, 트림공정 등의 공정을 순서적으로 거쳐 패키지화 되고, 이후, 상기 패키지를 소정 회로가 형성된 인쇄회로 기판(Printed Circuit Board:이하, PCB) 상에 부착시킨다.
자세하게, 도 1에 도시된 바와 같이, PCB 기판 상에 통상의 공정에 의해 형성된 반도체 패키지의 아웃 리드를 J 형태로 포밍하여 SOJ(Small Outlin J-bend package) 패키지(1)로 실장하거나, 아웃 리드를 GULL 형태로 포밍하여 SOP(Small Outline Package) 패키지(2)로 실장한다. 또한 베어 칩(3) 상태로 PCB 기판 상에 실장한 후, 금속 와이어를 이용하여 상기 베어 칩과 상기 PCB 기판을 접속시킨 상태에서, 일정 영역을 몰딩 컴파운드로 성형하기도 한다.
그러나, 상기와 같은 종래 기술은, 반도체 패키지의 전체적인 두께가 두껍기 때문에 패키지의 집적도가 감소되는 문제점이 있으며, 또한, PCB 기판 상에 반도체 패키지를 부착시켜야 하기 때문에 제조 비용이 많이 드는 문제점이 있었다.
따라서, 본 고안은 상기와 같은 문제점을 해결하기 위하여, 인쇄회로 기판 상에 베어 칩 상태로 탑재가 가능하도록 PCB 기판을 제작함으로써, 모듈의 전체적인 두께를 감소시킬 수 있는 반도체 패키지를 제공하는 것을 목적으로 한다.
도 1은 종래 기술에 따른 반도체 패키지를 설명하기 위한 단면도.
도 2A 내지 도 2D는 본 고안에 따른 반도체 패키지 제조 방법을 설명하기 위한 공정 단면도.
도 3은 본 고안에 따른 메모리 용량을 증가시킨 반도체 패키지를 설명하기 위한 단면도.
도 4는 본 고안의 다른 실시예에 따른 반도체 패키지를 설명하기 위한 단면도.
*도면의 주요 부분에 대한 부호의 설명*
11,20:PCB 기판12:베어 칩
13,23:금 와이어14:보호막
21:제1베어 칩22:제2베어 칩
상기와 같은 목적은, 베어 칩을 탑재시킬 수 있는 홈을 구비한 다층 기판과, 상기 다층 기판 내부에 탑재된 베어 칩과, 상기 베어 칩과 다층 기판을 전기적으로 접속시키는 금속 와이어, 및 상기 베어 칩이 탑재된 상기 PCB 기판 부분에 형성된 보호막을 포함하는 것을 특징으로 하는 본 고안에 따른 반도체 패키지에 의하여 달성된다.
본 고안에 따르면, PCB 기판 내부에 베어 칩 상태로 실장하기 때문에 반도체 패키지 제조 비용을 감소시킬 수 있다.
[실시예]
이하, 본 고안의 바람직한 실시예를 도 2A 내지 도 2C를 참조하여 보다 상세하게 설명한다.
도 2A를 참조하면, 소정 회로가 형성된 각각의 기판 층들을 에칭 또는 펀치 툴(punch tool)을 이용하여 원하는 형태로 만들고, 이어서, 각 층들을 압착시켜 내부에 베어 칩의 탑재가 가능한 PCB 기판(11)을 제작한다. 여기서, PCB 기판(11)은 베어 칩의 와이어 본딩 수와 PCB 기판 크기에 따라 기판 층을 1층, 2층 또는 2층 이상으로 형성한다.
도 2B를 참조하면, 상기 PCB 기판(11) 내부에 에폭시 접착제를 사용하여 베어 칩(12)을 부착시키고, 상기 베어 칩(12)과 PCB 기판(11)을 전기적으로 접속시키기 위하여 금 와이어(13)를 이용하여 본딩한다. 한편, 도 3에 도시된 바와 같이, 필요에 따라 제1베어 칩(21) 상에 솔더 범프를 이용하여 제2베어 칩(22)을 부착하고, 각각의 제1 및 제2베어 칩(21, 22)을 PCB 기판(20)과 금 와이어(23)를 이용하여 본딩함으로써, 메모리 용량을 증가시킬 수도 있다.
도 2C를 참조하면, 상기 베어 칩(12)과 금 와이어(13)를 보호하기 위하여, 베어 칩(12)이 탑재된 PCB 기판(11) 부분에 코팅 용액을 도포 및 경화시켜 보호막(14)을 형성한다.
도 2D를 참조하면, 상기 보호막(14)을 PCB 기판(11)과 동일한 면이 유지되도록 상기 PCB 기판(11) 윗 부분에 돌출된 보호막(14)을 그라인더를 사용하여 갈아준다. 이 결과, 반도체 패키지의 전체적인 두께를 감소시킬 수 있다.
도 4는 본 고안의 다른 실시예를 설명하기 위한 단면도로써, 도시된 바와 같이, 상기와 같은 방법으로 상기 PCB 기판(11) 내에 다수개의 베어칩(12)을 탑재시켜 메모리용 모듈 또는 시스템용 모듈을 제조한다.
이상에서와 같이, 본 고안의 반도체 패키지는 PCB 기판 내부에 베어 칩 상태로 탑재시킴으로써, 별도의 패키지 공정이 필요없기 때문에 경제적으로 잇점이 있으며, 반도체 패키지 제조시 그 두께를 감소시킬 수 있다.
Claims (2)
- 베어 칩을 탑재시킬 수 있는 홈을 구비한 다층 기판과,상기 다층 기판 내부에 탑재된 베어 칩과,상기 베어 칩과 다층 기판을 전기적으로 접속시키는 금속 와이어, 및 상기 베어칩이 탑재된 상기 PCB 기판 부분에 형성된 보호막을 포함하는 것을 특징으로 하는 반도체 패키지.
- 제1항에 있어서, 상기 다층 기판은 2개 이상의 기판을 압착해서 형성한 것을 특징으로 하는 반도체 패키지.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019960063220U KR19980050049U (ko) | 1996-12-30 | 1996-12-30 | 반도체 패키지 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019960063220U KR19980050049U (ko) | 1996-12-30 | 1996-12-30 | 반도체 패키지 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19980050049U true KR19980050049U (ko) | 1998-10-07 |
Family
ID=54001463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019960063220U KR19980050049U (ko) | 1996-12-30 | 1996-12-30 | 반도체 패키지 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19980050049U (ko) |
-
1996
- 1996-12-30 KR KR2019960063220U patent/KR19980050049U/ko not_active Application Discontinuation
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