KR19980048923A - Method of manufacturing field emission device having self-aligned focusing electrode - Google Patents

Method of manufacturing field emission device having self-aligned focusing electrode Download PDF

Info

Publication number
KR19980048923A
KR19980048923A KR1019960067577A KR19960067577A KR19980048923A KR 19980048923 A KR19980048923 A KR 19980048923A KR 1019960067577 A KR1019960067577 A KR 1019960067577A KR 19960067577 A KR19960067577 A KR 19960067577A KR 19980048923 A KR19980048923 A KR 19980048923A
Authority
KR
South Korea
Prior art keywords
focusing electrode
electrode
field emission
insulating film
emission device
Prior art date
Application number
KR1019960067577A
Other languages
Korean (ko)
Other versions
KR100221553B1 (en
Inventor
이진호
송윤호
유병곤
조경익
Original Assignee
양승택
한국전자통신연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 양승택, 한국전자통신연구원 filed Critical 양승택
Priority to KR1019960067577A priority Critical patent/KR100221553B1/en
Publication of KR19980048923A publication Critical patent/KR19980048923A/en
Application granted granted Critical
Publication of KR100221553B1 publication Critical patent/KR100221553B1/en

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J9/00Apparatus or processes specially adapted for the manufacture, installation, removal, maintenance of electric discharge tubes, discharge lamps, or parts thereof; Recovery of material from discharge tubes or lamps
    • H01J9/02Manufacture of electrodes or electrode systems
    • H01J9/022Manufacture of electrodes or electrode systems of cold cathodes
    • H01J9/025Manufacture of electrodes or electrode systems of cold cathodes of field emission cathodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2201/00Electrodes common to discharge tubes
    • H01J2201/30Cold cathodes
    • H01J2201/304Field emission cathodes
    • H01J2201/30403Field emission cathodes characterised by the emitter shape

Abstract

본 발명은 집속전극을 구비하는 전계방출 소자의 제조방법에 관한 것으로, 기판(1)상에 캐소우드 팁(7)을 형성하고, 게이트 절연막(8)과 전극용 금속막 또는 도전성막을 차례로 형성한 후, 상기 게이트 막을 CMP법으로 패터닝하여 캐소우드 팁(7)의 상측부를 소정의 폭으로 노출시켜 게이트 전극(6)을 정의하고, 노출된 기판상에 집속전극 절연막(10)과 집속전극 금속막 또는 도전성막(11a)을 형성한 후, 상기 집속전극 막(11a)을 CMP 법으로 패터닝하여 집속전극을 형성하고, 상기 집속전극(11)을 통하여 노출된 집속전극 절연막(10)과 게이트 절연막(6)을 식각하여 캐소우드 팁(7)을 공기중으로 노출시켜 전계 방출 소자를 제조한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a field emission device having a focusing electrode, wherein a cathode tip (7) is formed on a substrate (1), and a gate insulating film (8) and an electrode metal film or a conductive film are sequentially formed. After that, the gate film is patterned by a CMP method to expose the upper portion of the cathode tip 7 to a predetermined width to define the gate electrode 6, and the focusing electrode insulating film 10 and the focusing electrode metal film on the exposed substrate. Alternatively, after the conductive film 11a is formed, the focusing electrode film 11a is patterned by a CMP method to form a focusing electrode, and the focusing electrode insulating film 10 and the gate insulating film exposed through the focusing electrode 11 are formed. 6) is etched to expose the cathode tip 7 into the air to produce a field emission device.

이러한 본 발명의 전계 방출 소자는 캐소우드 팁과 게이트 전극 및 집속전극을 대칭적으로 형성시킬 수 있으며, 전자빔의 집속도를 향상시킬 수 있으므로 평판 디스플레이 제조시 고선명도의 소자를 제작할 수 있다.The field emission device of the present invention can form the cathode tip, the gate electrode and the focusing electrode symmetrically, and can improve the focusing speed of the electron beam, thereby manufacturing a high-definition device when manufacturing a flat panel display.

Description

자기 정렬형 집속전극을 가지는 전계방출 소자의 제조방법(Fabrication method of FED with self-aligned focusing electrode)Fabrication method of FED with self-aligned focusing electrode

본 발명은 전계방출 소자에 관한 것으로, 특히 전계 방출 소자의 캐소우드 팁으로부터 방출되는 전자를 집속시키는 집속전극을 게이트 전극의 상측에 형성하여 캐소우드 팁으로부터 방출되는 전자의 집속도를 향상시킬 수 있는 전계방출 소자의 제조방법에 관한 것이다.The present invention relates to a field emission device, and in particular, a focusing electrode for focusing electrons emitted from the cathode tip of the field emission device can be formed on the upper side of the gate electrode to improve the focusing speed of the electrons emitted from the cathode tip. A method for manufacturing a field emission device.

전계 방출 소자(전계 방출 표시장치)는 음극선관과 같은 선명한 영상과 평판 디스플레이와 같은 경박 단소의 장점을 동시에 가지고 있는 표시장치로서 주목받고 있다.Field emission devices (field emission displays) are attracting attention as display devices having the advantages of a thin image such as a cathode ray tube and a light and thin element such as a flat panel display.

이러한 전계 방출 소자는 도 1에 도시한 바와 같이, 캐소우드 팁(7)이 형성되어 있는 절연체 또는 반도체 기판(1)과, 기판(1)상에 절연막(8)을 개재하여 캐소우드 팁(7)의 상단을 소정의 공간을 두고 둘러싸도록 형성된 게이트 전극(6)이 형성 되어 있는 하판으로서의 기판(1)과, 상부 전극으로서 ITO 전극(31)과, 그 위에 형성되어 있는 적, 녹, 청의 형광체로 이루어진 픽셀(32)을 포함하는 투명한 유리재의 상판(30)과, 상기 기판(1)과 상판(30) 사이에 소정의 공간을 유지시켜 주는 스페이서(33)를 포함하여 구성된다.As shown in FIG. 1, the field emission device includes an insulator or semiconductor substrate 1 on which the cathode tip 7 is formed, and a cathode tip 7 on the substrate 1 via an insulating film 8. Substrate 1 as a lower plate, an ITO electrode 31 as an upper electrode, and red, green, and blue phosphors formed thereon, formed with a gate electrode 6 formed so as to surround an upper end of a predetermined space. And a spacer 33 for maintaining a predetermined space between the substrate 1 and the upper plate 30, and a transparent glass upper plate 30 including the pixel 32.

이러한 구성을 가지는 전계 방출 소자의 평면 구조는 도 5에 도시한 바와 같이, 기판상에 일정방향으로 진행하는 캐소우드 전극을 형성하기 위한 고농도의 불순물 영역인 웰(20)이 형성되어 있고, 이 웰(20)상의 일부 영역에 복수개의 캐소우드 팁(7)이 형성되어 있으며, 이 캐소우드 팁(7)의 상측에 웰(20)과 90°의 각도로 진행하는 게이트 전극(6)과 집속전극(11)이 형성되어 있다.In the planar structure of the field emission device having such a configuration, as shown in Fig. 5, the well 20, which is a high concentration impurity region for forming a cathode electrode traveling in a predetermined direction, is formed on the substrate. A plurality of cathode tips 7 are formed in a portion of the area 20, and the gate electrode 6 and the focusing electrode which are formed at an angle of 90 ° with the well 20 above the cathode tips 7. (11) is formed.

그리고, 상기 웰(20)은 전극(21)과 콘택부(22)를 통하여 접속되어 외부전원에 연결되며, 이 전극(21)은 패드(23)를 통하여 전원과 연결되고, 게이트 전극(6)도 패드(24)를 통하여 접속되어 외부 전원이 인가되도록 한 구성을 가지고 있다.The well 20 is connected to an external power source through an electrode 21 and a contact portion 22, and the electrode 21 is connected to a power source through a pad 23, and a gate electrode 6. It is connected via the pad 24, and has the structure which external power is applied.

이러한 구성을 가지는 전계 방출 소자는 도 1에서 처럼 캐소우드 팁으로부터 방출된 전자를 가속시키기 위하여 케소우드측과 애노드측 전극 사이에 일정한 간격을 스페이서(33)를 사용하여 일정한 높이로 유지하게 되는데, 이러한 간격이 커질수록 방출되는 전자는 가속을 잘 받게 되지만, 방출된 전자빔은 캐소우드 팁(7)으로부터 멀어질수록 퍼져나가므로 디스플레이의 픽셀의 해상도를 떨어뜨리는 결과를 가져오게 된다.The field emission device having such a configuration maintains a constant distance between the cathode and anode electrodes using a spacer 33 at a constant height in order to accelerate electrons emitted from the cathode tip as shown in FIG. As the spacing increases, the emitted electrons are accelerated, but the emitted electron beam spreads away from the cathode tip 7, resulting in a lower resolution of the pixels of the display.

따라서 디스플레이의 픽셀의 해상도를 좋게 하기 위하여 스페이서(33)의 높이를 어느 정도 줄일 수 있지만, 높이를 줄이면 전자가 가속 에너지를 받게 되는 거리가 줄어들고, 진공 패케이징(packaging) 문제, 스페이서의 균일도 문제 등으로 어느 정도의 간격을 유지하는 것이 필요하다.Therefore, although the height of the spacer 33 may be reduced to some extent in order to improve the resolution of pixels of the display, reducing the height reduces the distance from which electrons receive acceleration energy, vacuum packaging, and uniformity of the spacer. It is necessary to maintain a certain interval by, for example.

이처럼, 전자가 퍼져 나가는 문제를 해결하는 방법 중의 하나로 전계 방출 소자의 캐소우드 팁 어레이를 만들 때, 전자를 모아주는 집속전극(focusing electrode)을 게이트 전극의 상단에 형성하는 방법이 있다.As one of the methods for solving the problem of electron spreading, there is a method of forming a focusing electrode on the top of the gate electrode when collecting the cathode tip array of the field emission device.

예컨대, 전계 방출 소자는 캐소우드 팁(7)에 인가되는 고전압에 의해 전자가 방출되고, ITO 전극(31)과 게이트 전극(6)에 정의 전압이 인가되는 것에 의해 전자가 가속 및 집속되어 ITO 전극(31)상에 형성되어 있는 픽셀(32)의 형광체를 타격하게 되고, 전자로부터 에너지를 받아 여기된 형광체 물질이 빛을 발산하는 원리를 이용하여 영상을 표시한다.For example, in the field emission device, electrons are emitted by a high voltage applied to the cathode tip 7, and electrons are accelerated and focused by applying a positive voltage to the ITO electrode 31 and the gate electrode 6, and thus the ITO electrode. The phosphor of the pixel 32 formed on the (31) is blown, and the image is displayed using the principle that the excited phosphor material receives energy from electrons and emits light.

따라서, 전계 방출 소자의 표시효율은 캐소우드 팁(7)으로부터 방출된 전자가 픽셀의 형광체를 타격하는 에너지에 따라 결정되는데, 방출된 전자를 가속 및 집속시키기 위한 방법으로서는 캐소우드 팁의 끝단을 날카롭게 하여 방출되는 전자가 넓게 퍼지지 않도록 하는 방법과, 게이트 전극이 형성하는 개구의 직경을 최소화하여 방출된 전자의 집속력을 향상시키는 방법 및 상술한 바와 같이 집속전극을 추가로 형성하여 게이트 전극(6)의 상에서 다시 전자를 집속시키는 방법 등이 있다.Therefore, the display efficiency of the field emission device is determined by the energy of the electrons emitted from the cathode tip 7 striking the phosphor of the pixel. As a method for accelerating and focusing the emitted electrons, the edge of the cathode tip is sharpened. To prevent the electrons emitted from spreading widely, to minimize the diameter of the opening formed by the gate electrode, to improve the focusing force of the emitted electrons, and to further form a focusing electrode as described above. There is a method of focusing electrons in the costume again.

도 2a와 도 2b는 집속전극을 사용하지 않은 경우와 집속전극을 사용한 경우의 전자의 집속도의 차이를 설명하기 위한 개략도이다.2A and 2B are schematic diagrams for explaining the difference between the electron collecting speeds when the focusing electrode is not used and when the focusing electrode is used.

도 2a에서와 같이, 집속전극을 사용하지 않았을 경우, 캐소우드 팁(7)으로부터 방출된 전자는 게이트 전극(6)에 의해서만 집속되는 효과를 나타내므로 에미터 전극(7)으로부터 멀어질수록 전자가 퍼져나가게 된다.As shown in FIG. 2A, when the focusing electrode is not used, the electrons emitted from the cathode tip 7 are focused only by the gate electrode 6, so that the electrons move away from the emitter electrode 7. Spread out.

이에 반하여, 도 2b에 도시한 바와 같이, 게이트 전극(6)의 상단에 집속전극(11)을 추가로 형성한 경우에는 에미터 전극(7)으로부터 방출된 전자빔이 게이트 전극(6)의 상단에 형성된 집속전극(11)의 전계에 의해 다시 한번 집속되므로, 도 2a에서와 같은 전자의 퍼짐을 방지할 수 있다.On the contrary, as shown in FIG. 2B, when the focusing electrode 11 is further formed on the top of the gate electrode 6, the electron beam emitted from the emitter electrode 7 is formed on the top of the gate electrode 6. By focusing once again by the electric field of the formed focusing electrode 11, it is possible to prevent the spread of electrons as shown in Figure 2a.

이러한 집속전극(11)을 가지는 전계 방출 소자를 제조하는 종래의 방법에서는 실리콘기판 또는 실리콘막을 등방성 식각을 하여 캐소우드 팁(7)의 끝을 뾰족하게 만든 다음, 전자빔 증착법(e-beam evaporation)에 의하여 게이트 산화막과 게이트 전극 형성용 금속을 차례로 2차례 증착한 다음, 벽개(lift-off)하는 방법으로 산화막을 식각하여 전계 방출용 게이트 전극(6)과 전자 집속전극(11)을 동시에 제작하였다.In the conventional method of manufacturing the field emission device having the focusing electrode 11, the silicon tip or the silicon film is isotropically etched to make the tip of the cathode tip 7 sharp, and then subjected to e-beam evaporation. As a result, the gate oxide film and the metal for forming the gate electrode were sequentially deposited two times, and the oxide film was etched by a lift-off method to simultaneously fabricate the field emission gate electrode 6 and the electron focusing electrode 11.

도 3a 내지 도 3f는 종래의 기술에 의한 전계 방출 소자의 제조방법을 나타낸 공정 단면도이다.3A to 3F are cross-sectional views illustrating a method of manufacturing a field emission device according to the related art.

상기 도 3a 내지 도 3f를 참조하여 종래의 기술에 의한 집속전극의 형성방법을 설명하면 다음과 같다.The method of forming the focusing electrode according to the related art will be described with reference to FIGS. 3A to 3F as follows.

먼저, 도 3a에 도시한 바와 같이, 실리콘, 비정질 실리콘 및 다결정실리콘 등과 같은 반도체 기판(1)상에 소정의 폭, 예컨대 캐소우드 팁의 크기에 따라 설계된 폭을 가지는 질화막으로된 절연막 패턴(4)을 형성한다.First, as shown in FIG. 3A, an insulating film pattern 4 made of a nitride film having a predetermined width, for example, a width designed according to the size of a cathode tip, is formed on a semiconductor substrate 1 such as silicon, amorphous silicon, polycrystalline silicon, or the like. To form.

이어서, 도 3b에 도시한 바와 같이, 상기 절연막 패턴(4)을 식각 마스크로 이용하여 노출된 반도체 기판(1)을 식각하여 원뿔 형상을 가지는 캐소우드 팁의 전구체를 형성한다.Subsequently, as shown in FIG. 3B, the exposed semiconductor substrate 1 is etched using the insulating layer pattern 4 as an etch mask to form a precursor of a cathode tip having a conical shape.

그 다음, 도 3c에 도시한 바와 같이, 반도체 기판(1)을 열산화하여 노출된 기판과 캐소우드 팁의 전구체의 표면에 산화막(5)을 형성시킨다. 따라서 이러한 열산화에 의해 캐소우드 팁의 전구체의 상단부의 끝 부분이 뾰족하게 되어 캐소우드 팁(7)이 형성된다.3C, the oxide substrate 5 is formed on the surface of the exposed substrate and the precursor of the cathode tip by thermally oxidizing the semiconductor substrate 1. Therefore, by the thermal oxidation, the tip of the upper end of the precursor of the cathode tip is pointed to form the cathode tip 7.

이어서, 도 3d에 도시한 바와 같이, 반도체 기판(1)의 표면 위와 절연막 패턴(4) 위에 두꺼운 산화막으로서 게이트 절연막(8)을 형성하고, 게이트 절연막(8) 위에 폴리실리콘, 실리사이드 및 금속 등으로 전극용 박막(6a)을 형성한다.Subsequently, as shown in FIG. 3D, a gate insulating film 8 is formed as a thick oxide film on the surface of the semiconductor substrate 1 and on the insulating film pattern 4, and polysilicon, silicide, metal, or the like is formed on the gate insulating film 8. The electrode thin film 6a is formed.

그 다음, 도 3e에 도시한 바와 같이, 상기 전극용 박막(6a)상에 산화막으로서 집속전극 절연막(8)을 형성하고, 그 위에 폴리실리콘, 실리사이드 및 금속을 증착하여 집속전극 금속막(11a)을 형성한다.3E, a focusing electrode insulating film 8 is formed on the electrode thin film 6a as an oxide film, and polysilicon, silicide, and metal are deposited thereon to form the focusing electrode metal film 11a. To form.

이어서, 도 3f에 도시한 바와 같이, 상기 캐소우드 팁(7)의 표면의 산화막(5)과, 질화막 패턴(4) 및 그 위에 형성되어 있는 게이트 절연막(8)과 집속전극 절연막(10)과 전극용 박막(6a)과 집속전극 금속막(11a)을 제거하여 게이트 전극(6)과 집속 전극(11)을 형성한다.Subsequently, as shown in FIG. 3F, the oxide film 5 on the surface of the cathode tip 7, the nitride film pattern 4, the gate insulating film 8 and the focusing electrode insulating film 10 formed thereon; The electrode thin film 6a and the focusing electrode metal film 11a are removed to form the gate electrode 6 and the focusing electrode 11.

이러한 제조방법에 의해 만들어진 종래의 전계 방출 소자의 단점으로는 게이트 절연막(8)과 집속전극 절연막(11)이 전자빔에 의하여 산화막으로 증착되므로, 게이트 산화막의 누설전류가 크다는 것과 위치에 따라 팁의 모양이 비대칭이 되는 점, 산화막이 두꺼워 질수록 캐소우드 팁(7)과 게이트 전극(6)의 거리가 멀어질 뿐만 아니라, 리프트 오프(lift-off)공정을 할 때 전자빔 증착법에 의하여 증착된 산화막은 불산에 식각율이 크므로, 리프트 오프 공정을 조절하기가 어려운 문제점이 있었다.The disadvantages of the conventional field emission device made by this manufacturing method are that the gate insulating film 8 and the focusing electrode insulating film 11 are deposited by the electron beam into the oxide film, so that the leakage current of the gate oxide film is large and the shape of the tip depending on the position. This asymmetry, the thicker the oxide film, the greater the distance between the cathode tip 7 and the gate electrode 6, and the oxide film deposited by the electron beam deposition method during the lift-off process. Since the etching rate is large in Foshan, it is difficult to control the lift-off process.

본 발명은 캐소우드 팁과 게이트 전극간의 대칭성을 확보하고, 방출되는 전자의 집속도를 향상시킬 수 있는 집속전극을 자기정렬(self-aligned) 방법으로 형성시키는 방법을 제시하였다.The present invention has proposed a method of forming a focusing electrode by a self-aligned method to secure the symmetry between the cathode tip and the gate electrode and improve the focusing speed of the emitted electrons.

이러한 본 발명은 전자빔의 집속도를 높일 수 있는 집속전극을 형성함에 있어서 캐소우드 팁과 전극간의 대칭성과 전극의 개구율을 정밀하게 제어할 수 있는 전계 방출 소자의 제조방법을 제공하는데 그 목적이 있다.The object of the present invention is to provide a method of manufacturing a field emission device capable of precisely controlling the symmetry between the cathode tip and the electrode and the aperture ratio of the electrode in forming a focusing electrode capable of increasing the focusing speed of the electron beam.

상기 목적을 달성하기 위한 본 발명에 따른 전계방출 소자의 제조방법은 기판상에 소정의 폭을 가지는 절연막 패턴을 형성하고, 이 절연막 패턴을 식각 마스크로 이용하여 기판상에 원뿔 형상을 가지는 캐소우드 팁의 전구체를 형성하는 공정과, 노출된 기판을 열산화하여 산화막을 형성하여 팁을 뾰족하게 한 후, 산화막을 제거하여 기판상에 캐소우드 팁을 형성하는 공정과, 노출된 기판의 전면에 게이트 절연막과 게이트 전극용 박막을 형성하는 공정과, 상기 게이트 전극용 박막중 캐소우드 팁의 볼록한 상층부를 높은 선택비로 소정의 폭으로 제거하여 노출된 게이트 절연막이 게이트 전극 보다 높게 형성시키는 공정과, 전면에 집속전극 절연막과 집속전극 금속막을 차례로 형성하는 공정과, 상기 집속전극 금속막의 캐소우드 팁의 볼록한 상측부를 소정의 폭으로 제거하여 집속전극의 구멍을 형성하는 공정과, 상기 집속전극을 통하여 노출된 집속전극 절연막과 게이트 절연막을 제거하여 캐소우드 팁을 공기중으로 노출시키는 공정을 포함하는 것을 특징으로 한다.In accordance with an aspect of the present invention, there is provided a method of manufacturing a field emission device, which includes: forming an insulating film pattern having a predetermined width on a substrate, and using the insulating film pattern as an etching mask, a cathode tip having a conical shape on the substrate. Forming an oxide film by thermally oxidizing the exposed substrate to form an oxide film to sharpen the tip, and then removing the oxide film to form a cathode tip on the substrate; and a gate insulating film on the entire surface of the exposed substrate. Forming a thin film for a gate electrode; and removing a convex upper portion of the cathode tip of the gate electrode thin film at a predetermined width with a high selectivity to form an exposed gate insulating film higher than the gate electrode; A step of sequentially forming an electrode insulating film and a focusing electrode metal film, and a convex upper portion of the cathode tip of the focusing electrode metal film Removing a predetermined width and is characterized in that the step of forming the hole of the focusing electrode, removing the focusing electrode insulating film and the gate insulating film exposed through the focusing electrode including a step of exposing the cathode tip in the air.

도 1은 FED(Field Emission Display)의 단면도.1 is a cross-sectional view of a field emission display (FED).

도 2는 전자 집속전극(focusing electrode)의 사용 원리를 나타낸 단면도.2 is a cross-sectional view illustrating a principle of using an electron focusing electrode.

도 3은 종래의 집속전극을 가지는 FED(Field Emission Display)의 캐소우드 팁의 제조 방법을 나타낸 단면도.3 is a cross-sectional view illustrating a method of manufacturing a cathode tip of a field emission display (FED) having a conventional focusing electrode.

도 4는 본 발명의 집속전극을 가지는 FED의 캐소우드 팁의 제조방법을 나타낸 공정 단면도.Figure 4 is a cross-sectional view showing a method of manufacturing a cathode tip of the FED having a focusing electrode of the present invention.

도 5는 집속전극을 가지는 FED의 레이아웃도.5 is a layout diagram of an FED having a focusing electrode.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

1 : 반도체 기판2 : 절연막 패턴1 semiconductor substrate 2 insulating film pattern

3 : 감광막 패턴5 : 산화막3: photosensitive film pattern 5: oxide film

6a : 전극용 박막6 : 게이트 전극6a: thin film for electrode 6: gate electrode

7 : 캐소우드 팁8 : 게이트 절연막7: cathode tip 8: gate insulating film

10 : 집속전극 절연막11a : 집속전극 금속막10. Focusing electrode insulating film 11a: Focusing electrode metal film

11 : 집속전극11: focusing electrode

본 발명은 게이트 전극과 집속전극을 CMP(Chemical Mechanical Polishing) 방법에 의해 제조하는 것을 그 특징으로 하며, 게이트 전극을 CMP로 식각후 게이트 절연막의 높이를 게이트 전극 보다 높게 형성시켜서 그 다음 공정으로 집속전극 절연층과 집속전극 금속막을 증착하고 집속전극 금속막을 CMP방법으로 식각할 때, 팁부분이 다른 부분 보다 높아서 집속전극의 개구를 용이하게 제작하는 것을 특징으로 한다.The present invention is characterized in that the gate electrode and the focusing electrode are manufactured by a chemical mechanical polishing (CMP) method, and after etching the gate electrode with CMP, the height of the gate insulating film is formed higher than that of the gate electrode and the focusing electrode is subsequently processed. When the insulating layer and the focusing metal film are deposited and the focusing metal film is etched by the CMP method, the opening of the focusing electrode can be easily manufactured since the tip is higher than the other parts.

예컨대, 본 발명은 전계 방출 소자에서 캐소우드 팁으로부터 방출되어 나오는 전자가 넓게 퍼지는 것을 방지하기 위해 집속전극을 자기정렬 방법으로 형성시키기 위하여 CMP방법으로 게이트 전극과 집속전극을 형성시키는 것이다.For example, the present invention is to form the gate electrode and the focusing electrode by the CMP method to form the focusing electrode by a self-aligned method in order to prevent the electrons emitted from the cathode tip in the field emission device to spread widely.

이에 따라 종래의 제조방법에서 보다 제조방법이 용이할 뿐만 아니라 균일성과 대칭성이 높게 된다.Accordingly, the manufacturing method is easier than in the conventional manufacturing method, and uniformity and symmetry are high.

따라서 이렇게 제조된 집속전극을 사용함으로써 전자빔을 용이하게 집속할 수 있으므로, 이러한 제조 공정이 다양하게 사용될 뿐 아니라, 평판 디스플레이 제작시 고 선명도의 소자를 제작할 수 있다.Therefore, since the electron beam can be easily focused by using the manufactured focusing electrode, such a manufacturing process may be used in various ways, and a device of high definition may be manufactured when manufacturing a flat panel display.

전계 방출 소자의 종류로는 실리콘이나 폴리실리콘, 비정질실리콘을 사용하는 것과 금속 팁을 사용하는 것, 다이아몬드와 같은 카본재 금속 등과 같은 낮은 일함수 물질을 사용하는 것 등이 있다.Types of field emission devices include the use of silicon, polysilicon, amorphous silicon, the use of metal tips, and the use of low work function materials such as carbonaceous metals such as diamond.

이중, 실리콘 팁이나 비정질실리콘, 폴리실리콘을 사용하는 경우, 반도체 공정장비를 이용할 수 있는 장점과 집적회로 공정과 호환성 있게 제작할 수 있는 장점이 있어 많이 개발되고 있다.Among them, in the case of using silicon tips, amorphous silicon, or polysilicon, many advantages have been developed due to the advantages of using semiconductor processing equipment and the advantages of making them compatible with integrated circuit processes.

본 발명에서는 종래의 전계 방출 소자의 제조방법에서 보다 캐소우드 팁과 게이트 전극의 간격을 줄일 수 있고, 캐소우드 팁과 게이트 전극의 개구가 자동 정렬(self-align)될 수 있는 제조공정을 제공한다.The present invention provides a manufacturing process in which the gap between the cathode tip and the gate electrode can be reduced and the openings of the cathode tip and the gate electrode can be self-aligned more than in the conventional method of manufacturing the field emission device. .

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 4a 내지 도 4h는 본 발명에 의한 전계방출 소자의 제조 공정 단면도를 나타낸다.4A to 4H show sectional views of the manufacturing process of the field emission device according to the present invention.

도 4a는 기판상에 캐소우드 팁의 형성영역을 정의하기 위한 식각 마스크의 형성 공정을 도시한 것으로서, 먼저 반도체 기판이나 유리기판에 비정질실리콘 혹은 폴리실리콘을 증착한 기판(1)에 캐소우드 전극을 형성하기 위한 웰(well)마스킹 작업을 한 후, 이온 주입법이나 고온도핑 방법에 의해 고농도(1×1019/㎤)로 도핑된 단결정 실리콘, 다결정 실리콘 및 비정질 실리콘 등의 반도체 기판(1)상에 50nm - 300nm의 두께를 가지는 산화막, 질화막 또는 산화막/질화막으로 된 절연막을 형성한 후, 이 절연막상에 소정의 폭을 가지는 감광막 패턴(3)을 형성한 다음, 상기 감광막 패턴(3)을 식각 마스크로 이용하여 절연막을 패터닝하여 절연막 패턴(2)을 형성하고 감광막 패턴(3)을 제거한다.FIG. 4A illustrates a process of forming an etch mask for defining a region of forming a cathode tip on a substrate. First, a cathode is formed on a substrate 1 on which amorphous silicon or polysilicon is deposited on a semiconductor substrate or a glass substrate. After a well masking operation for forming, on a semiconductor substrate 1 such as monocrystalline silicon, polycrystalline silicon and amorphous silicon doped at high concentration (1 × 10 19 / cm 3) by an ion implantation method or a high temperature doping method After forming an insulating film made of an oxide film, a nitride film, or an oxide film / nitride film having a thickness of 50 nm to 300 nm, a photosensitive film pattern 3 having a predetermined width is formed on the insulating film, and then the photosensitive film pattern 3 is etched and masked. The insulating film is patterned to form an insulating film pattern 2, and the photosensitive film pattern 3 is removed.

이어서, 도 4b에 도시한 바와 같이, 상기 절연막 패턴(2)을 식각 마스크로 이용하여 노출된 반도체 기판(1)을 2 단계로 식각하여 원뿔 형상을 가지는 캐소우드 팁의 전구체를 형성한다.Subsequently, as shown in FIG. 4B, the exposed semiconductor substrate 1 is etched in two steps using the insulating layer pattern 2 as an etching mask to form a precursor of a cathode tip having a conical shape.

이때, 식각공정은, 첫 단계에서 습식 혹은 건식법으로 등방성 식각을 하고, 두 번째 단계에서 비등방성 건식식각을 실시하였다.At this time, in the etching process, isotropic etching was performed by a wet or dry method in the first step, and anisotropic dry etching was performed in the second step.

이러한 2 단계 식각 방법은 첫 단계의 등방성 식각과 두 번째 단계의 비등방성 식각 시간을 각각 조절하여 후속 공정에 의해 캐소우드 팁으로 형성되는 원뿔 형상을 가지는 캐소우드 팁의 전구체의 두께와 높이를 각각 독립적으로 조절할 수 있도록 하기 위한 것이다.This two-step etching method independently adjusts the thickness and height of the precursor of the cathode tip having a conical shape formed into the cathode tip by a subsequent process by adjusting the first isotropic etching and the second anisotropic etching time, respectively. It is to be able to adjust.

즉, 이러한 2 단계 식각공정을 이용하면 주어진 절연막 패턴(2)의 크기에 비해서 캐소우드 팁을 높게 만들 수 있는데, 팁이 높게 되면 후속 공정에서 게이트 전극 형성을 위한 에치백(etch-back)공정이나, CMP 공정을 할 때, 식각되는 게이트 전극의 개구의 크기가 균일해지며, 캐소우드 팁에 인가되는 전기장의 크기가 커지고, 게이트 전극과 케소우드간의 기생용량이 작아져서 소자의 RC 지연시간이 단축된다.In other words, using this two-step etching process, the cathode tip can be made higher than the size of a given insulating film pattern 2. If the tip is high, an etch-back process for forming a gate electrode is performed in a subsequent process. When the CMP process is performed, the size of the opening of the gate electrode to be etched is uniform, the size of the electric field applied to the cathode tip is increased, and the parasitic capacitance between the gate electrode and the cathode is reduced, thereby reducing the RC delay time of the device. do.

또한, 캐소우드 팁의 높이가 높은 경우, 게이트 절연막, 집속전극 아래의 절연막(유전체)의 두께를 두껍게 할 수 있어서 누설전류를 효과적으로 방지할 수 있게 된다.In addition, when the height of the cathode tip is high, the thickness of the insulating film (dielectric) under the gate insulating film and the focusing electrode can be thickened, thereby effectively preventing the leakage current.

이어서, 도 4c에 도시한 바와 같이, 노출된 기판(1)의 전면을 열산화하여 표면에 산화막(5)을 형성시킨다.Subsequently, as shown in FIG. 4C, the entire surface of the exposed substrate 1 is thermally oxidized to form an oxide film 5 on the surface.

그 다음, 도 4d에 도시한 바와 같이, 절연막 패턴(2)과 산화막(5)을 습식 식각하여 캐소우드 팁(7)을 형성한다.Next, as illustrated in FIG. 4D, the cathode tip 7 is formed by wet etching the insulating film pattern 2 and the oxide film 5.

이어서, 도 4e에 도시한 바와 같이, 노출된 기판의 전면에 CVD 방법으로 산화막을 50nm - 2000nm의 두께로 증착하여 게이트 절연막(8)을 형성한다.Next, as shown in FIG. 4E, an oxide film is deposited to a thickness of 50 nm to 2000 nm on the entire surface of the exposed substrate by CVD to form a gate insulating film 8.

그 다음, 상기 게이트 절연막(8) 위에 폴리실리콘이나 실리사이드 또는 W, TiW, Mo, Au 등과 같은 전극용 박막을 형성한 후, 상기 전극용 박막을 식각법으로 패터닝하여 캐소우드 팁(7)의 상측부의 전극용 박막을 식각하여 개구를 형성하는 것에 의해 게이트 전극(6)을 형성한다.Next, a thin film for electrodes such as polysilicon or silicide or W, TiW, Mo, Au, etc. is formed on the gate insulating film 8, and then the thin film for electrodes is patterned by etching to form an upper side of the cathode tip 7. The gate electrode 6 is formed by etching the negative electrode thin film to form an opening.

이때, 상기 전극용 박막을 패터닝하는 공정은 CMP법을 이용하여 연마하는 공정을 사용하며, 감광막 에치백 공정을 이용하여 패터닝할 수도 있다.In this case, the process of patterning the electrode thin film uses a process of polishing using the CMP method, it may be patterned using a photosensitive film etch back process.

그리고, 전극용 박막과 게이트 절연막(8)의 식각비를 크게(10 : 1)하여, 게이트 절연막(8)의 프로파일(profile)이 그대로 남아 있도록 한다.The etch ratio of the electrode thin film and the gate insulating film 8 is increased (10: 1) so that the profile of the gate insulating film 8 remains as it is.

이때, 전극용 박막(6)을 CMP로 식각한 후, 개구를 통하여 노출된 게이트 절연막(8)이 게이트 전극(6)보다 높게 형성시킨다. 이와 같이, 게이트 전극(6)보다 게이트 절연막(8)을 높게 형성하는 이유는 그 다음 공정에서 집속전극 절연막과 집속전극 금속막을 증착하고 집속전극 금속막을 CMP 방법으로 식각할 때 개구의 팁 부분이 다른 부분보다 높아서 집속전극을 용이하게 식각하기 위해서이다.At this time, after the electrode thin film 6 is etched by CMP, the gate insulating film 8 exposed through the opening is formed higher than the gate electrode 6. As such, the reason for forming the gate insulating film 8 higher than the gate electrode 6 is that in the subsequent process, the tip electrode of the opening is different when the focusing electrode insulating film and the focusing metal film are deposited and the focusing metal film is etched by the CMP method. It is higher than the portion to easily etch the focusing electrode.

따라서 CMP로 게이트 전극의 개구를 형성할 때, 게이트 절연막의 높이를 게이트 전극(6)보다 반드시 높게 형성하여야 한다.Therefore, when forming the opening of the gate electrode by CMP, the height of the gate insulating film must be formed higher than the gate electrode 6.

그 다음, 도 4f에 도시한 바와 같이, 노출된 게이트 전극(6)과 게이트 절연막(8)의 전면에 CVD 법으로 100nm - 3000nm의 두께를 가지는 절연막을 증착하여 집속 전극 절연막(10)을 형성한 다음, 그 위에 실리사이드 또는 W, TiW, Mo, Au 등의 집속전극 금속막(11a)을 형성한다.Next, as shown in FIG. 4F, an insulating film having a thickness of 100 nm to 3000 nm is deposited on the exposed gate electrode 6 and the gate insulating film 8 by CVD to form the focused electrode insulating film 10. Next, a silicide or focusing electrode metal film 11a such as W, TiW, Mo, Au, or the like is formed thereon.

이어서, 도 4g에 도시한 바와 같이, 상부로 돌출한 집속전극 금속막(11a) 부분을 CMP법으로 연마를 하여 집속전극(11)을 정의한다.4G, the focusing electrode 11 is defined by polishing the portion of the focusing electrode metal film 11a that protrudes upward by the CMP method.

이러한 CMP 공정을 할 때, 집속전극 금속막(11a)과 집속전극 절연막(10)의 식각 선택비를 20 : 1 이상으로 되게 하여 집속전극 금속막을 먼저 식각하거나 식각 선택비를 1 : 1 가까이 하여 집속전극 금속막과 집속전극 절연막(10)을 동시에 식각한다.In this CMP process, the etching selectivity of the focusing electrode metal film 11a and the focusing electrode insulating film 10 is 20: 1 or more, so that the focusing electrode metal film is etched first or the etching selectivity is close to 1: 1. The electrode metal film and the focusing electrode insulating film 10 are simultaneously etched.

또한, 상기 집속전극을 패터닝하는 공정에서 상기 집속전극 금속막(11a)상에 상기 캐소우드 팁(7)의 상측부가 제거된 SOG 또는 감광막 패턴(도시하지 않음)을 형성한 후, 노출된 집속전극 금속막(11a)을 에치백에 의해 패터닝할 수도 있다.Further, in the process of patterning the focusing electrode, an SOG or a photoresist pattern (not shown) from which an upper portion of the cathode tip 7 is removed is formed on the focusing electrode metal film 11a, and then the exposed focusing electrode is exposed. The metal film 11a may be patterned by etch back.

그 다음, 도 4h에 도시한 바와 같이, 습식식각의 방법으로 집속전극(11)을 통하여 노출된 집속전극 절연막(10)과 게이트 절연막(8)의 일부를 식각하여 캐소우드 팁(7)을 노출시킨다.Next, as shown in FIG. 4H, portions of the focusing electrode insulating film 10 and the gate insulating film 8 exposed through the focusing electrode 11 are etched by wet etching to expose the cathode tip 7. Let's do it.

상술한 바와 같이 게이트 전극과 집속전극을 CMP 공정으로 제조하는 본 발명의 전계 방출 소자는 종래의 기술에 비하여 캐소우드 팁과 전극간의 대칭성을 정밀하게 제어할 수 있다.As described above, the field emission device of the present invention, which manufactures the gate electrode and the focusing electrode by the CMP process, can precisely control the symmetry between the cathode tip and the electrode as compared with the conventional art.

또한, 캐소우드 팁으로부터 방출된 전자를 집속시키는 집속전극의 개구의 직경을 좁게 형성할 수 있으며, 더욱이 게이트 전극과 집속전극의 개구측의 에지가 상부로 구부러져 형성되는 것에 의해 캐소우드 팁으로 방출되는 전자에 미치는 전계의 영향을 극대화하여 전자의 가속 및 집속성능을 현저하게 향상시킬 수 있다.In addition, the diameter of the opening of the focusing electrode for focusing the electrons emitted from the cathode tip can be narrowed, and the gate electrode and the edge of the opening side of the focusing electrode are bent upward to be emitted to the cathode tip. By maximizing the effect of the electric field on the electrons, the acceleration and focusing performance of the electrons can be significantly improved.

따라서, 상술한 바와 같은 제조 공정에 의해 제조되는 전계 방출 소자는 방출되는 전자를 용이하게 집속할 수 있으므로, 전자원을 다양하게 사용할 뿐만 아니라, 평판 디스플레이 제작시 고 선명도의 소자를 제작할 수 있으며 저 전압용 형광체를 사용하지 않고 종래의 고전압 형광체를 사용하여 고전압용 FED를 용이하게 제작할 수 있다.Therefore, the field emission device manufactured by the manufacturing process as described above can easily focus the emitted electrons, and thus can not only use a variety of electron sources, but also can manufacture devices with high clarity when manufacturing flat panel displays, and have low voltage. A high voltage FED can be easily produced using a conventional high voltage phosphor without using a phosphor for the purpose.

본 발명의 목적은 전계방출 소자의 캐소우드 팁으로부터 방출되는 전자의 집속도를 향상시킬 수 있는 전계 방출 소자의 제조방법을 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method for manufacturing a field emission device capable of improving the concentration rate of electrons emitted from the cathode tip of the field emission device.

Claims (14)

기판(1)상에 소정의 폭을 가지는 절연막 패턴(2)을 형성하고, 이 절연막 패턴을 식각 마스크로 이용하여 기판상에 원뿔 형상을 가지는 캐소우드 팁의 전구체를 형성하는 공정과,Forming an insulating film pattern 2 having a predetermined width on the substrate 1 and forming a precursor of a cathode tip having a conical shape on the substrate using the insulating film pattern as an etching mask; 노출된 기판을 열산화하여 산화막(5)을 형성하여 팁을 뾰족하게 한 후, 산화막을 제거하여 기판상에 캐소우드 팁(7)을 형성하는 공정과,Thermally oxidizing the exposed substrate to form an oxide film 5 to sharpen the tip, and then removing the oxide film to form a cathode tip 7 on the substrate; 노출된 기판의 전면에 게이트 절연막(8)과 전극용 박막(6a)을 형성하는 공정과,Forming a gate insulating film 8 and an electrode thin film 6a on the entire exposed substrate; 상기 게이트 전극용 박막중 캐소우드 팁(7)의 볼록한 상층부를 높은 선택비로 소정의 폭으로 제거하여 노출된 게이트 절연막(8)이 게이트 전극(6) 보다 높게 형성시키는 공정과,Removing the convex upper portion of the cathode tip 7 of the gate electrode thin film at a predetermined width at a high selectivity to form an exposed gate insulating film 8 higher than the gate electrode 6; 전면에 집속전극 절연막(10)과 집속전극 금속막(11a)을 차례로 형성하는 공정과,Sequentially forming a focusing electrode insulating film 10 and a focusing electrode metal film 11a on the front surface; 상기 집속전극 금속막의 캐소우드 팁의 볼록한 상측부를 소정의 폭으로 제거하여 집속전극(11)의 구멍을 형성하는 공정과,Removing the convex upper portion of the cathode tip of the focusing electrode metal film to a predetermined width to form a hole of the focusing electrode 11; 상기 집속전극(11)을 통하여 노출된 집속전극 절연막과 게이트 절연막을 제거하여 캐소우드 팁(7)을 공기중으로 노출시키는 공정을 포함하는 것을 특징으로 하는 자기 정렬형 집속전극을 가지는 전계방출 소자의 제조방법.Fabrication of a field emission device having a self-aligned focusing electrode comprising removing the focusing electrode insulating film and the gate insulating film exposed through the focusing electrode 11 to expose the cathode tip 7 into the air. Way. 제 1 항에 있어서,The method of claim 1, 상기 게이트 전극(6)의 패터닝 공정은 CMP법에 의해 수행되는 것을 특징으로 하는 자기 정렬형 집속전극을 가지는 전계방출 소자의 제조방법.The patterning process of the gate electrode (6) is a method of manufacturing a field emission device having a self-aligned focusing electrode, characterized in that performed by the CMP method. 제 1 항에 있어서,The method of claim 1, 상기 집속전극(11)의 패터닝 공정은 CMP 법에 의해 수행되는 것을 특징으로 하는 자기 정렬형 집속전극을 가지는 전계방출 소자의 제조방법.The patterning process of the focusing electrode (11) is a method of manufacturing a field emission device having a self-aligned focusing electrode, characterized in that performed by the CMP method. 제 1 항에 있어서,The method of claim 1, 상기 캐소우드 팁의 전구체를 형성하기 위한 기판(1)의 식각 공정은 등방성 식각과 이방성 식각에 의해 수행되는 것을 특징으로 하는 자기 정렬형 집속전극을 가지는 전계방출 소자의 제조방법.The etching process of the substrate (1) for forming the precursor of the cathode tip is a method of manufacturing a field emission device having a self-aligned focusing electrode, characterized in that performed by isotropic etching and anisotropic etching. 제 1 항에 있어서,The method of claim 1, 상기 기판(1)은 단결정 실리콘, 폴리실리콘 또는 비정질 실리콘중 하나를 사용하는 것을 특징으로 하는 자기 정렬형 집속전극을 가지는 전계방출 소자의 제조방법.The substrate (1) is a method of manufacturing a field emission device having a self-aligned focusing electrode, characterized in that using one of single crystal silicon, polysilicon or amorphous silicon. 제 1 항에 있어서,The method of claim 1, 상기 게이트 전극(6)의 개구측 부분이 위로 구부러진 형상을 가져서 나중에 집속전극막이 증착될 때 상층부가 볼록한 형상을 가지게 하는 것을 특징으로 하는 자기 정렬형 집속전극을 가지는 전계방출 소자의 제조방법.A method of manufacturing a field emission device having a self-aligned focusing electrode, characterized in that the opening side portion of the gate electrode (6) is bent upward so that the upper layer portion is convex when the focusing electrode film is later deposited. 제 1 항에 있어서,The method of claim 1, 상기 전극용 박막(6a)과 게이트 절연막(8)은 10 : 1 이상의 식각 선택비를 가지는 것을 특징으로 하는 자기 정렬형 집속전극을 가지는 전계방출 소자의 제조방법.The method of manufacturing a field emission device having a self-aligned focusing electrode, wherein the electrode thin film 6a and the gate insulating film 8 have an etching selectivity of 10: 1 or more. 제 1 항에 있어서,The method of claim 1, 상기 게이트 절연막(8)은 50nm - 2000nm의 두께로 형성하는 것을 특징으로 하는 자기 정렬형 집속전극을 가지는 전계방출 소자의 제조방법.The gate insulating film (8) is a method of manufacturing a field emission device having a self-aligned focusing electrode, characterized in that formed in a thickness of 50nm-2000nm. 제 1 항에 있어서,The method of claim 1, 상기 집속전극 절연막(10)은 100 - 3000nm의 두께로 형성하는 것을 특징으로 하는 자기 정렬형 집속전극을 가지는 전계방출 소자의 제조방법.The focusing electrode insulating film (10) is a method of manufacturing a field emission device having a self-aligned focusing electrode, characterized in that formed to a thickness of 100 to 3000nm. 제 1 항에 있어서,The method of claim 1, 상기 전극용 박막은 폴리실리콘, 실리사이드, W, TiW, Mo, Au 중 어느 하나로 형성하는 것을 특징으로 하는 자기 정렬형 집속전극을 가지는 것을 특징으로 하는 자기 정렬형 집속전극을 가지는 전계방출 소자의 제조방법.The electrode thin film is a method of manufacturing a field emission device having a self-aligned focusing electrode, characterized in that it has a self-aligned focusing electrode, characterized in that formed of any one of polysilicon, silicide, W, TiW, Mo, Au. . 제 1 항에 있어서,The method of claim 1, 상기 집속전극 금속막(11a)은 폴리실리콘, 실리사이드, W, TiW, Mo, Au 중 어느 하나로 형성하는 것을 특징으로 하는 자기 정렬형 집속전극을 가지는 것을 특징으로 하는 자기 정렬형 집속전극을 가지는 전계방출 소자의 제조방법.The focusing electrode metal film 11a has a self-aligned focusing electrode characterized in that it is formed of any one of polysilicon, silicide, W, TiW, Mo, Au. Method of manufacturing the device. 제 1 항에 있어서,The method of claim 1, 상기 집속전극(11)을 형성하는 공정은 집속전극 금속막(11a)의 표면상에 캐소우드 팁(7)의 상측부분에 노출된 집속전극 금속막(11a)을 제거하는 공정을 포함하는 것을 특징으로 하는 자기 정렬형 집속전극을 가지는 전계방출 소자의 제조방법.The forming of the focusing electrode 11 may include removing the focusing electrode metal film 11a exposed on the upper portion of the cathode tip 7 on the surface of the focusing electrode metal film 11a. A method of manufacturing a field emission device having a self-aligned focusing electrode. 제 1 항에 있어서,The method of claim 1, 상기 마스크 패턴은 SOG를 에치백하여 형성하는 것을 특징으로 하는 자기 정렬형 집속전극을 가지는 전계방출 소자의 제조방법.And the mask pattern is formed by etching back SOG. 제 1 항에 있어서,The method of claim 1, 상기 집속 전극 금속막(11a)과 집속 전극 절연막(10)은 10 : 1의 식각 선택비를 가지는 것을 특징으로 하는 자기 정렬형 집속전극을 가지는 전계방출 소자의 제조방법.The focusing electrode metal film (11a) and the focusing electrode insulating film (10) has an etching selectivity of 10: 1 manufacturing method of the field emission device having a self-aligned focusing electrode.
KR1019960067577A 1996-12-18 1996-12-18 Fabrication method df fed with self-aligned focusing electrode KR100221553B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960067577A KR100221553B1 (en) 1996-12-18 1996-12-18 Fabrication method df fed with self-aligned focusing electrode

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960067577A KR100221553B1 (en) 1996-12-18 1996-12-18 Fabrication method df fed with self-aligned focusing electrode

Publications (2)

Publication Number Publication Date
KR19980048923A true KR19980048923A (en) 1998-09-15
KR100221553B1 KR100221553B1 (en) 1999-09-15

Family

ID=19488940

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960067577A KR100221553B1 (en) 1996-12-18 1996-12-18 Fabrication method df fed with self-aligned focusing electrode

Country Status (1)

Country Link
KR (1) KR100221553B1 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100357832B1 (en) * 1999-06-03 2002-10-25 엘지전자 주식회사 Method of Fabricating Focusing Device in Field Emission Display
WO2012134104A2 (en) * 2011-03-25 2012-10-04 단국대학교 산학협력단 Microbial fuel cell comprising a microprobe array

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100357832B1 (en) * 1999-06-03 2002-10-25 엘지전자 주식회사 Method of Fabricating Focusing Device in Field Emission Display
WO2012134104A2 (en) * 2011-03-25 2012-10-04 단국대학교 산학협력단 Microbial fuel cell comprising a microprobe array
WO2012134104A3 (en) * 2011-03-25 2013-01-10 단국대학교 산학협력단 Microbial fuel cell comprising a microprobe array
US9431671B2 (en) 2011-03-25 2016-08-30 Industry-Academic Cooperation Foundation, Dankook University Microbial fuel cell comprising a microprobe array

Also Published As

Publication number Publication date
KR100221553B1 (en) 1999-09-15

Similar Documents

Publication Publication Date Title
JPS6146931B2 (en)
JP3255960B2 (en) Cold cathode emitter element
US5532177A (en) Method for forming electron emitters
US5793155A (en) Microelectronic vacuum triode structure and method of fabrication
KR0176423B1 (en) Field emitter array and its manufacturing method
US20010024920A1 (en) Composite self-aligned extraction grid and in-plane focusing ring, and method of manufacture
US5909033A (en) Vacuum-sealed field-emission electron source and method of manufacturing the same
US5872019A (en) Method for fabricating a field emitter array incorporated with metal oxide semiconductor field effect transistors
KR19980048923A (en) Method of manufacturing field emission device having self-aligned focusing electrode
KR0183628B1 (en) Method of manufacturing field emission cathode structure
KR100218684B1 (en) Manufacturing method of field emission device
KR100237178B1 (en) Manufacturing method of field emission device
JP3320603B2 (en) Field emission cold cathode device and method of manufacturing the same
KR100218685B1 (en) Manufacturing method of field emission device
US6552477B2 (en) Field emission display backplates
US6504170B1 (en) Field effect transistors, field emission apparatuses, and a thin film transistor
KR100279749B1 (en) Manufacturing method of field emission array superimposed gate and emitter
KR0175354B1 (en) Method of manufacturing field emission device
KR100275524B1 (en) Method for fabricating field emission display using silicidation process
KR100315041B1 (en) Field emission display device and method for manufacturing the same
JPH0817332A (en) Field emission electronic device and its manufacture
KR100325076B1 (en) Manufacturing method of field emission display device
KR100205050B1 (en) Manufacturing method of field emission device
KR100325075B1 (en) Field emission display device and manufacturing method
KR100437598B1 (en) Method for manufacturing field emission display device

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110609

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee