KR100218685B1 - Manufacturing method of field emission device - Google Patents
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Abstract
본 발명은 전계방출 소자 제조 방법에 관한 것으로, 기판을 두단계로 식각하여 팁을 마스킹층의 크기에 비해 높게 형성하여 팁과게이트의 간격을 크게 줄일 수 있고, 팁과게이트 홀이 자동 정렬될 수 있으며, CVD에 의한 박막의 두께로 팁과게이트의 간격을 조절할 수 있고, 폴리실리콘 산화막에 의해서 두꺼운게이트 절연막을 형성할 수 있어 낮은게이트 누설 전류를 얻을 수 있는 전계방출 소자 제조 방법이 개시된다.The present invention relates to a method of manufacturing a field emission device, in which a substrate is etched in two steps to form a tip with a height higher than the masking layer size, so that the gap between the tip and the gate can be greatly reduced, A method of manufacturing a field emission device capable of adjusting a distance between a tip and a gate by a thickness of a thin film formed by CVD and forming a thick gate insulating film by a polysilicon oxide film to obtain a low gate leakage current.
Description
본 발명은 전계방출 소자 제조 방법에 관한 것으로, 전계를 인가하여 전극(이하 방출 전극 또는 케소우드 전극이라 명기)으로부터 진공 또는 특정 개스 분위기에서 전자를 방출시켜 구동하는 진공 소자중 특히 폴리실리콘 산화막을게이트 절연막으로 하는 전계방출 소자 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a field emission device manufacturing method, and more particularly, to a method of manufacturing a field emission device using a field emission device, And a method for manufacturing the field emission device.
이러한 진공 소자는 마이크로파 소자 및 평판 디스플레이, 센서등으로 이용된다. 진공 소자에서 전자의 방출은 전극의 형태에 따라 그 효율이 크게 좌우된다. 즉, 방출 전극이 얼마나게이트 전극과 가까이 있느냐와 얼마나 뾰족하게 되어 전기장을 모을 수 있는냐에 달려있다. 이렇게 방출전극과게이트 전극이 가깝고, 끝이 뾰족한 전극을 형성하면 이러한 전계 방출을 구동하는 전압이 낮아져 구동 회로가 단순해지고 집적화를 시킬 수 있게 된다. 전계 방출 소자의 종류로는 실리콘 팁을 사용하는 것과 금속 팁을 사용하는 것, iamond like carbon 등과 같은 저일함수 물질을 사용하는 것 등이 있다. 이중, 실리콘 팁이나 폴리실리콘/비정실 실리콘을 사용하는 경우, 반도체 공정 장비를 이용할 수 있는 장점과 IC공정과 양립하여 제작 할 수 있는 장점이 있어 많이 개발되고 있다.Such a vacuum device is used as a microwave device, a flat panel display, a sensor, or the like. The efficiency of the emission of electrons from the vacuum device depends largely on the shape of the electrode. It depends on how close the gate electrode is to the emission electrode and how sharp the field can be. When the emission electrode and the gate electrode are close to each other and the sharp-pointed electrode is formed, the voltage for driving such field emission is lowered, so that the driving circuit can be simplified and integrated. Examples of the field emission device include a silicon tip, a metal tip, and a low-k material such as iamond-like carbon. In the case of using silicon tips or polysilicon / amorphous silicon, the advantage of being able to use semiconductor processing equipment and the advantage of being compatible with IC process are being developed.
기존의 실리콘 전계방출 소자의 제조 방법으로는, 실리콘을 등방성으로 식각하여 뾰족하게 만든 다음, 전자빔 증착법(e-beam evaporation)에 의하여게이트 산화막을 증착하고,게이트 전극을 형성한 다음, 리프트 오프(lift-off) 방법으로게이트 산화막을 부분적으로 식각하여 제작한다. 이러한 제작 방법에 의해 만들어진 전계 방출 소자의 단점으로는게이트 산화막의 누설 전류가 크다는 것과 위치에 따라 팁의 모양이 비대칭되는 점, 산화막이 두꺼워 질수록 팁과게이트의 거리가 멀어질 뿐 아니라, 리프트 오프(lift-off) 공정을 할 때 전자빔 증착법(e-beam evaporation)에 의하여 증착된 산화막은 플루오르화수소(HF)용액의 식각율이 커져 리프트 오프 공정을 조절하기가 어렵게 된다. 또한, 기존의 다른 방법으로 실리콘을 식각하여 뾰족하게 만든 다음, CVD 등의 방법에 의해게이트 산화막을 증착하고,게이트 전극을 형성한 다음, 팁의게이트 홀(hole)을 패터닝(patterning)하여게이트를 식각하고게이트 산화막을 부분적으로 습식 식각하여 팁을 노출시켜 제작한다. 이러한 제작 방법은게이트 산화막의 누설 전류를 줄일 수 있지만, 팁과게이트 홀이 자동 정렬(self-align)되지 않으므로 전계 방출되는 방향이 일정하지 않아 평판 디스플레이로 사용되기 부적합 할 뿐 아니라, 잔계 방출 전류의 균일도도 크게 나빠진다.As a conventional method for manufacturing a silicon field emission device, silicon is isotropically etched to be sharp, and then a gate oxide film is deposited by electron beam evaporation (e-beam evaporation), a gate electrode is formed, and then a lift- -off) method to partially etch the gate oxide film. Disadvantages of the field emission device made by this fabrication method include the fact that the leakage current of the gate oxide film is large and the shape of the tip is asymmetric according to the position. The thicker the oxide film, the farther the distance between the tip and the gate becomes, lift-off process, it is difficult to control the lift-off process because the etching rate of the hydrogen fluoride (HF) solution becomes large due to the oxide film deposited by e-beam evaporation. Alternatively, a silicon oxide film may be formed by etching a silicon oxide film by a conventional method, depositing a gate oxide film by CVD or the like, forming a gate electrode, patterning a gate hole of the tip, Etched and the gate oxide is partially wet etched to expose the tip. Such a manufacturing method can reduce the leakage current of the gate oxide film, but since the tip and the gate hole are not self-aligned, the direction of the field emission is not uniform, which is not suitable for use as a flat panel display, The uniformity is largely deteriorated.
따라서, 본 발명은 팁과게이트의 간격을 크게 줄일 수 있고, 팁과게이트 홀이 자동 정렬될 수 있으며, CVD에 의한 박막의 두께로 팁과게이트 간격을 조절할 수 있고, 폴리실리콘 산화막에 의해 두꺼운게이트 절연막을 형성할 수 있어 낮은게이트 누설 전류를 얻을 수 있는 전계방출 소자 제조 방법을 제공하는데 그 목적이 있다.Accordingly, the present invention can greatly reduce the gap between the tip and the gate, enable automatic alignment of the tip and the gate hole, adjust the tip and gate spacing by the thickness of the thin film by CVD, An object of the present invention is to provide a method of manufacturing a field emission device capable of forming an insulating film and obtaining a low gate leakage current.
상술한 목적을 달성하기 위한 본 발명은 기판 내에 웰영역을 형성하는 단계와, 상기 기판상에 마스킹층을 형성하는 단계와, 상기 마스킹층에 의해 노출된 기판을 소정의 깊이로 식각하는 단계와, 샤프닝 산화 공정을 실시하여 실리콘 팁을 뾰족하게 형성하는 단계와, 상기 마스킹층과 열 산화막을 제거하는 단계와, 전체 구조 상부에 제1게이트 산화막을 형성하는 단계와, 상기게이트 산화막위에 질화막을 형성하는 단계와, 상기 질화막 상부에 폴리실리콘을 형성하고 상기 펼쳤리실리콘중 실리콘 팁 부근의 일부를 제거하는 단계와, 상기 제거하고 남은 폴리실리콘을 산화시켜 제2게이트 절연막을 형성하는 단계와, 전체 구조 상부에게이트 전극 및 포토레지스트 혹은 SOG를 순차적으로 형성하는 단계와, 상기 포토레지스트 혹은 SOG 및 상기 실리콘 팁 부근의게이트 전극을 식각하는 단계와, 상기 실리콘 팁 부근이 완전히 노출되도록 절연막을 부분 식각하는 단계로 이루어진 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor device, including forming a well region in a substrate, forming a masking layer on the substrate, etching the substrate exposed by the masking layer to a predetermined depth, Forming a silicon oxide film on the gate oxide film; forming a silicon oxide film on the gate oxide film; forming a silicon oxide film on the gate oxide film; Forming a polysilicon layer on the nitride layer and removing a portion of the expanded silicon in the vicinity of the silicon tip; oxidizing the polysilicon layer to form a second gate insulating layer; Sequentially forming a photoresist or an SOG on the photoresist or SOG, Etching the gate electrode of the root, and partially etching the insulating film so that the vicinity of the silicon tip is completely exposed.
제1a도 내지 1f도는 기존의 전계방출 팁 제조 방법을 순서적으로 나타낸 단면도.1A to 1F are sectional views sequentially showing a conventional method of manufacturing a field emission tip.
제2a도 내지 2g도는 기존의 전계방출 팁의 또다른 제조 방법을 순서적으로 나타낸 단면도.Figs. 2a to 2g are cross-sectional views sequentially showing still another method of manufacturing a conventional field emission tip.
제3a도 내지 3h도는 본 방명에 따른 전계방출 팁 제조 방법을 순서적으로 나타낸 단면도.Figs. 3a to 3h are cross-sectional views sequentially illustrating the method of manufacturing a field emission tip according to the present invention. Fig.
* 도면의 주요부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS
1 : 실리콘 기판 2 : 마스킹 산화막(SiO2) 혹은 Si3N4/SiO2/Si3N4 적층1: silicon substrate 2: masking oxide film (SiO2) Or Si3N4/ SiO2/ Si3N4 Lamination
3 : 감광막 4 :게이트 산화막3: photosensitive film 4: gate oxide film
5 : 열 산화막 6 :게이트 전극5: thermal oxide film 6: gate electrode
7 : 실리콘 팁 8 :게이트 산화막 혹은 제2게이트 산화막7: silicon tip 8: gate oxide film or second gate oxide film
9 : 실리콘 팁 10 : 질화막9: silicon tip 10: nitride film
11 : 제2게이트 산화막 12 : 폴리실리콘 혹은 비정질 실리콘11: second gate oxide film 12: polysilicon or amorphous silicon
본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.The present invention will be described in detail with reference to the accompanying drawings.
제1a도 내지 1f도는 기존의 전계 방출 팁 제조 방법을 순서적으로 나타낸 단면도로서, 실리콘 팁을 이용한 진공 소자의 제작 공정을 나타낸 것이다. 제1a도는 실리콘 팁을 제작하기 위하여 실리콘 기판(1) 위에 실리콘 산화막(SiO2)을 증착하고 패터닝(patterning)하여 마스킹 산화막(2)이 형성된 상태의 단면도이다.FIGS. 1A to 1F are sectional views sequentially illustrating a conventional method for manufacturing a field emission tip, and show a manufacturing process of a vacuum device using a silicon tip. 1a is a cross-sectional view of a state in which a silicon oxide film (SiO 2 ) is deposited on a silicon substrate 1 and patterned to form a masking oxide film 2 to form a silicon tip.
제1b도는 실리콘 기판(1)을 등방성으로 식각하여 실리콘 팁(7)을 형성한 단면도이다.1B is a cross-sectional view in which the silicon substrate 1 is isotropically etched to form the silicon tip 7.
제1c도는 전자빔 증착법(e-beam evaporation)에 의하여 실리콘 산화막을 증착하여게이트 산화막(4)을 형성한 단면도이다.1C is a cross-sectional view of a silicon oxide film deposited by e-beam evaporation to form a gate oxide film 4. FIG.
제1d도는 열산화(Thermal Oxidation)등과 같은샤프닝 산화(Sharpening Oxidation)공정을 수행하여 실리콘 팁(7)을 뾰족하게 형성한 단면도로써, 실리콘 팁(7) 상에 열 산화막(5)이 형성된다.1D is a cross-sectional view in which the silicon tip 7 is sharpened by performing a sharpening oxidation process such as thermal oxidation or the like and the thermal oxidation film 5 is formed on the silicon tip 7. [
제1e도는 메탈을 증착하여게이트 산화막(4)의 상부에게이트 전극(6)을 형성한 단면도이다.1E is a cross-sectional view in which a gate electrode 6 is formed on the gate oxide film 4 by depositing a metal.
제1f도는 리프트 오프 방법으로 마스킹 산화막(2), 그 상부의게이트 산화막(4) 및 열 산화막(5)을 식각하여 전계 방출 소자를 제작한 최종 단면도이다.1F is a final cross-sectional view of a field emission device fabricated by etching the masking oxide film 2, the gate oxide film 4 and the thermally oxidized film 5 thereon by a lift-off method.
이러한 전계방출 팁 제조 방법의 단점으로는게이트 산화막의 누설 전류가 크다는 것과 위치에 따라 팁의 모양이 비대칭이 되는점, 산화막이 두꺼워 질수록 팁과게이트의 거리가 멀어지는 문제, 리프트 오프 공정을 할 때 전자빔 증착법(e-beam evaporation)에 의하여 증착된 산화막은 HF에 식각율이 커서 리프트 오프 공정을 조절하기가 어려운 점등이 있다.Disadvantages of such a field emission tip manufacturing method include the fact that the leakage current of the gate oxide film is large and the shape of the tip is asymmetric according to the position, the distance between the tip and the gate becomes longer as the oxide film becomes thicker, The oxide film deposited by e-beam evaporation has a difficulty in controlling the lift-off process due to the large etch rate of HF.
제2a도 내지 2g도는 기존의 전계 방출 팁의 또다른 제조 방법을 나타낸 단면도로서, 실리콘 팁을 이용한 진공 소자의 제작 공정을 나타낸 것이다. 제2a도는 실리콘 기판(1)의 선택된 영역에 마스킹 산화막(2)을 형성하고 마스킹 산화막(2) 상부에 감광막(3)을 도포한 상태의 단면도이다.Figs. 2a to 2g are cross-sectional views showing another conventional method of manufacturing a field emission tip, and show a manufacturing process of a vacuum element using a silicon tip. 2a is a cross-sectional view of a state in which a masking oxide film 2 is formed on a selected region of the silicon substrate 1 and a photoresist film 3 is applied on the masking oxide film 2. FIG.
제2b도는 감광막(3) 을마스크로 하여 노출된 실리콘 기판(1)을 등방성 식각공정에 의해 소정 깊이로 식각하여 실리콘 팁(7)을 형성한 단면도이다.2B is a cross-sectional view of the silicon substrate 1 exposed using the photoresist layer 3 as a mask to etch the silicon substrate 1 to a predetermined depth by an isotropic etching process to form a silicon tip 7. FIG.
제2c도는 열산화 등과 같은 샤프닝 산화 공정을 수행하여 실리콘 팁(7)을 뾰족하게 형성한 단면도로써, 이때 실리콘 기판(1)의 표면과 실리콘 팁(7)표면에 열 산화막(5)이 형성된다.FIG. 2c is a cross-sectional view of a sharpened silicon tip 7 by performing a sharpening oxidation process such as thermal oxidation. At this time, a thermal oxide film 5 is formed on the surface of the silicon substrate 1 and the surface of the silicon tip 7 .
제2d도는 마스킹 산화막(2)과 열 산화막(5)을 식각하여 실리콘 기판(1)의 선택된 영역에 실리콘 팁(7)만을 형성한 단면도이다.2d is a cross-sectional view in which only the silicon tip 7 is formed in the selected region of the silicon substrate 1 by etching the masking oxide film 2 and the thermal oxide film 5.
제2e도는 실리콘 팁(7)이 형성된 기판(1)의 전체 구조 상부에 CVD 등의 방법에 의해 CVD oxide 혹은 TEOS 등의게이트 산화막(8)을 증착하고, 금속 박막, 폴리실리콘 혹은 실리사이드 구조의게이트 전극(6)을 형성한 다음, 감광막(3)을 도포하고 패터닝하고게이트 전극(6)의 평평한 부분에만 감광막(3)을 남긴 상태의 단면도이다.A gate oxide film 8 such as CVD oxide or TEOS is deposited on the entire structure of the substrate 1 on which the silicon tip 7 is formed by CVD or the like and the gate oxide film 8 of a metal thin film, The electrode 6 is formed and then the photosensitive film 3 is coated and patterned and the photosensitive film 3 is left only on the flat portion of the gate electrode 6.
제2f도는 감광막(3)을 마스크로하여 노출된게이트 전극(6)을 식각하고 감광막(3)을 제거한 후 실리콘 팁(7) 부분의게이트 산화막(8)이 노출되도록 한 단면도이다.2F is a cross-sectional view illustrating the step of exposing the gate oxide film 8 of the silicon tip 7 after the exposed gate electrode 6 is etched using the photoresist film 3 as a mask and the photoresist film 3 is removed.
제2g도는 실리콘 팁(7)이 노출되도록게이트 산화막(8)의 일부를 식각한 형태의 최종 단면도이다.2G is a final cross-sectional view in which a part of the gate oxide film 8 is etched so that the silicon tip 7 is exposed.
이러한 제작 방법은 앞서 언급한 것처럼 팁과게이트 홀이 자동 정렬(self-align)되지 않는 단점이 있다.This manufacturing method has the disadvantage that the tip and the gate hole are not self-aligned as mentioned above.
제3a도 내지 3h는 본 발명에 따른 전계 방출 팁 제조 방법을 순서적으로 도시한 단면도이다. 제3a도에 도시된 바와 같이 실리콘 웨이퍼나 폴리실리콘, 비정질 실리콘 기판(1)에 케소드가 연결되는 웰(well) 부분을 마스킹 작업한다. 웰 부분에 이온 주입법(ion implantaion)이나 고온 도핑 방법에 의해 고농도(1x1019/㎤)로 도핑시킨다. 마스킹 산화막(2)을 50nm∼300nm 사이로 형성시키거나 산화막과 질화막을 교대로 증착한 다음감광막(3)을 도포하여 팁 마스크 패턴을 형성한 후 노출되는 마스킹 산화막(2) 또는 적층된 산화막 및 질화막을 식각한다. 감광막(3)을 제거하므로써 마스킹 산화막(2)으로 이루어진 마스킹층이 형성된다.3A to 3H are sectional views sequentially illustrating a method of manufacturing a field emission tip according to the present invention. As shown in FIG. 3a, a well portion to which a cathode is connected to a silicon wafer, polysilicon, or amorphous silicon substrate 1 is masked. The well portion is doped at a high concentration (1 x 10 19 / cm 3) by ion implantation or high temperature doping. After the masking oxide film 2 is formed to a thickness of 50 nm to 300 nm or an oxide film and a nitride film are alternately deposited, a photoresist film 3 is applied to form a tip mask pattern, and then the exposed masking oxide film 2 or the stacked oxide film and the nitride film Etch. By removing the photoresist film 3, a masking layer made of the masking oxide film 2 is formed.
제3b도는 마스킹 산화막(2)을 마스킹층으로하여 노출된 실리콘 기판(1)을 두단계로 소정 깊이 식각한 단면도이다. 식각의 첫 단계에서 습식 방법 혹은 건식 방법에 의해 등방성 식각을 하고, 두 번째 비등방성 건식 식각을 한다. 이러한 2 단계 식각 방법은 첫 단계의 등방성 식각과 두 번째 단계의 비등방성의 식각 시간을 각각 조절하여 팁이 형성될 실리콘이 남는 부분(목부분)의 두께와 팁의 높이를 각각 독립적으로 조절할 수 있는 장점이 있다. 즉, 이러한 2단계 식각 공정을 이용하면 주어진 마스킹층의 크기에 비해서 팁을 높게 만들 수 있는데, 팁이 높게 되면 후공정에서의게이트 형성을 위하여 에치 백(etch-back)이나 화학적 기계적 연마(Chemical Mechanical Polishing; CMP)공정을 할 때, 식각되는게이트 홀의 균일해지고, 팁에 인가되는 전기장의 크기가 커지며,게이트와 케소드간의 기생 용량(parasitic capacitance)이 작아져서 소자의 RC 지연시간에 유리하게 작용한다.FIG. 3b is a cross-sectional view of the exposed silicon substrate 1 with the masking oxide film 2 as a masking layer and etching the silicon substrate 1 in two steps at a predetermined depth. In the first step of the etching, isotropic etching is performed by a wet method or a dry method, and a second isotropic dry etching is performed. This two-step etching method can adjust the thickness of the remaining portion (neck portion) of the silicon to be formed with the tip and the height of the tip independently by controlling the isotropic etching of the first step and the anisotropic etching time of the second step, . That is, by using such a two-step etching process, the tip can be made higher than the size of a given masking layer. If the tip is high, etch-back or chemical mechanical polishing (CMP) process, the etched gate hole becomes uniform, the size of the electric field applied to the tip increases, and the parasitic capacitance between the gate and the cathode is reduced, which is advantageous for the RC delay time of the device.
제3c도는 열산화 등과 같은 샤프닝 산화 공정을 수행하여 실리콘 팁(9)을 뾰족하게 형성한 단면도로써, 열 산화막(5)이 실리콘팁(9)상에 형성된다.3C is a cross-sectional view in which a sharpening oxidation process such as thermal oxidation is performed to form a sharp point of the silicon tip 9, and a thermal oxide film 5 is formed on the silicon tip 9.
제3d도는 마스킹 산화막(2)과 열 산화막(5)을 습식 방법으로 모두 식각하여 실리콘 기판(1)의 선택된 영역에 실리콘 팁(9)만을 존재하게 한 후 제1게이트 산화막(4)을 증착한 단면도이다.The masking oxide film 2 and the thermal oxide film 5 are both etched by a wet method so that only the silicon tip 9 is present in the selected region of the silicon substrate 1 and then the first gate oxide film 4 is deposited Sectional view.
제3e에서 보는 바와 같이 제1게이트 산화막(4) 위에 질화막(10)을 5nm∼50nm 두께로 얇게 증착하고, 그 위에 폴리실리콘(12)을 증착한다. 폴리실리콘(12)의 실리콘 팁(9) 부근의 일부를 CMP에 의한 방법이나 포토레지스터 혹은 SOG에 의해 에치 백 공정을 이용하여 제거한다.The nitride film 10 is thinly deposited on the first gate oxide film 4 to a thickness of 5 nm to 50 nm and the polysilicon 12 is deposited thereon as shown in FIG. A part of the polysilicon 12 in the vicinity of the silicon tip 9 is removed by a CMP method or a photoresist or SOG using an etch-back process.
제3f도는 제거되고 남은 폴리실리콘(12)을 산화시켜 폴리실리콘 산화막을 형성하여 제2게이트 산화막(11)을 형성한 단면도이다. 이때, 질화막(10)이 있어서 산화막 성장 공정시 실리콘 팁(9)이 산화되어 무디어 지는 것을 방지하게 된다.FIG. 3f is a cross-sectional view of the polysilicon layer 12 after the polysilicon layer 12 is removed and a polysilicon oxide layer is formed to form the second gate oxide layer 11. At this time, the nitride film 10 prevents oxidation of the silicon tip 9 during the oxide film growth process.
제3g도는 제2게이트 산화막(11) 상부에 폴리실리콘이나 실리사이드, 금속층(W, TiW, Mo, Au등)을 증착하여게이트 전극(6)을 형성한 단면도이다.3G is a cross-sectional view in which a gate electrode 6 is formed by depositing polysilicon, a silicide, a metal layer (W, TiW, Mo, Au, etc.) on the second gate oxide film 11,
제3h도에 도시된 바와 같이 포토레지스터나 SOG(spin on glass)를 증착한 후, 플라즈마 에칭 방법으로 etch-back 공정을 실시하여 돌출된게이트 전극(6)과 포토레지스트 또는 SOG를 동시에 식각한다. 이때,게이트 전극(6)과 포토레지스트나 SOG 및 제2게이트 산화막(11)의 식각율 차이와 식각 시간에 따라게이트 전극의 모양을 적절히 조절할 수 있다. 또한, 이러한 에치 백 공정 대신, CMP(Chemical Mechanical Polishing)방법에 의해게이트 전극을 형성할 수 있다. 이렇게 실리콘 팁이 있는 부분의게이트 전극(6)을 식각한 후, 제2게이트 산화막과 질화막, 제1 실리콘 산화막을 습식 방법으로 부분 식각하여 실리콘 팁(9)을 노출시키고,게이트 전극을 패터닝하고 식각하여 본 구조를 완성시킨다.As shown in FIG. 3 h, a photoresist or a spin on glass (SOG) is deposited and etched back by a plasma etching method to simultaneously etch the protruded gate electrode 6 and photoresist or SOG. At this time, the shape of the gate electrode can be appropriately adjusted according to the etching rate difference between the gate electrode 6, the photoresist, the SOG, and the second gate oxide film 11, and the etching time. Further, instead of such an etch-back process, a gate electrode can be formed by a CMP (Chemical Mechanical Polishing) method. After etching the gate electrode 6 in the portion having the silicon tip, the second gate oxide film, the nitride film, and the first silicon oxide film are partially etched by a wet method to expose the silicon tip 9, pattern the gate electrode, Thereby completing the structure.
상술한 바와 같이 본 발명에 의하면 FEA(field Emission Array)팁이 기존의 방법보다 균일하게 형성될 뿐 아니라 위치에 따른 비대칭성도 없어지며, 팁과게이트의 간격을 크게 줄일 수 있고, 팁과게이트 홀이 자동 정렬(self-align)이 되는 제조 방법을 고안한 것으로 기존의 반도체 제조 공법을 그대로 사용할 수 있다. 또한, CVD에 의한 박막의 두께로 팁과게이트의 간격을 조절할 수 있고, 폴리실리콘 산화막에 의해서 두꺼운게이트 절연막을 형성할 수 있어서게이트 누설 전류가 낮아지는 탁월한 효과가 있다.As described above, according to the present invention, the FEA (field emission array) tip is formed more uniformly than the conventional method, the asymmetry according to the position is eliminated, the gap between the tip and the gate can be greatly reduced, The present invention can be applied to the conventional semiconductor manufacturing method since it is a self-aligning manufacturing method. Further, the gap between the tip and the gate can be adjusted by the thickness of the thin film formed by CVD, and a thick gate insulating film can be formed by the polysilicon oxide film, which is an excellent effect of lowering the gate leakage current.
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