KR100218292B1 - Method of forming an element isolation region in a semiconductor device - Google Patents
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Abstract
본 발명은 반도체소자 격리막 및 그 제조방법에 관한 것으로, 기판 위에 제1임의층을 형성하는 공정과; 기판의 격리영역 상의 제1임의층을 제거하는 공정과; 제1임의층이 형성된 기판 위에 제2임의층을 형성하는 공정과; 상기 제2임의층과 기판을 이방성식각하여 격리영역의 기판 내에, 상측부에 경사를 가지는 트랜치를 형성하는 공정 및; 상기 제1임의층을 제거하는 공정과; 상기 트랜치에 절연막을 매몰시키는 공정을 포함하여 소자 격리영역을 형성하므로써, 종래의 급격한 슬릿에 비하여 액티브영역표면부근의 식각 손상을 최소로 할 수 있어 소자 동작시 전계 집중을 완화할 수 있게 되므로 신뢰성이 개선될 수 있고, 에치백(etch back)할 때 기판과 식각 선택성이 있는 산화막으로 이루어진 산화방지 마스크 둘레에는 항상 새로운 표면(fresh surface)이 나타나므로 기판 손상이 누적되지 않으며, 소자 격리영역의 폭에 관계없이 평탄성이 우수한 격리구조를 갖는 반도체소자를 제조할 수 있을 뿐 아니라 이로 인하여 소자 동작시 발생되는 누설전류를 방지할 수 있게 되어 소자의 특성을 향상시킬 수 있는 고신뢰성의 반도체소자를 구현할 수 있게 된다.The present invention relates to a semiconductor device isolation film and a method for manufacturing the same, comprising: forming a first random layer on a substrate; Removing the first optional layer on the isolation region of the substrate; Forming a second random layer on the substrate on which the first random layer is formed; Anisotropically etching the second random layer and the substrate to form a trench having an inclination in an upper portion of the substrate in the isolation region; Removing the first random layer; By forming a device isolation region including the step of embedding an insulating film in the trench, the etching damage near the surface of the active region can be minimized as compared to the conventional rapid slit, thereby reducing the concentration of the electric field during operation of the device is reliable. It can be improved, and at the time of etch back, a fresh surface always appears around the anti-oxidation mask made of the substrate and the etch-selective oxide film, so that no substrate damage is accumulated and the width of the device isolation region is increased. It is possible not only to manufacture a semiconductor device having an isolation structure with excellent flatness, but also to prevent leakage current generated during device operation, thereby enabling a highly reliable semiconductor device to improve device characteristics. do.
Description
제1a도 내지 제1d도는 종래 기술에 따른 TSO(T-shaped oxide) 구조를 갖는 반도체소자 제조방법을 도시한 공정수순도.1A to 1D are process flowcharts showing a method of manufacturing a semiconductor device having a TSO (T-shaped oxide) structure according to the prior art.
제2도는 종래 기술에 따른 반도체소자 제조시 발생될 수 있는 소자의 불량상태를 도시한 단면도.2 is a cross-sectional view showing a defective state of a device that may occur when manufacturing a semiconductor device according to the prior art.
제3a도 내지 제3e도는 본 발명의 제1실시예를 나타낸 것으로, 좁은 격리영역을 가지는 반도체소자의 격리막 제조방법을 도시한 공정수순도.3A to 3E show a first embodiment of the present invention, and showing a method of manufacturing an isolation film for a semiconductor device having a narrow isolation region.
제4a도 내지 제4c도는 본 발명의 제2실시예를 나타낸 것으로, 좁은 격리영역과 넓은 격리영역이 존재할 때의 반도체소자의 격리막 제조방법을 도시한 공정수순도.4A to 4C show a second embodiment of the present invention, and showing a method of manufacturing an isolation film for a semiconductor device when a narrow isolation region and a wide isolation region exist.
제5a도 내지 제5g도는 본 발명의 제3실시예를 나타낸 것으로, 반도체소자의 트랜치를 절연막 및 실리콘 절연막으로 필링하는 방법을 도시한 공정수순도.5A to 5G show a third embodiment of the present invention, and showing a method of filling a trench of a semiconductor device with an insulating film and a silicon insulating film.
제6a도 내지 제6c도는 제4실시예를 나타낸 것으로, 좁은 격리영역과 넓은 격리영역이 존재할 때의 반도체소자의 트랜치 필링 방법을 도시한 공정수순도.6A to 6C show a fourth embodiment, showing a process of trench filling a semiconductor device when a narrow isolation region and a wide isolation region exist.
제7a도 및 제7b도는 본 발명에 따른 반도체소자의 제조시 개선되는 소자의 양호상태를 도시한 단면도.7A and 7B are sectional views showing a good state of a device to be improved in manufacturing a semiconductor device according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 기판 2, 2', 2'', 2''' : 제1내지 제4산화막1: Substrate 2, 2 ', 2' ', 2' '': first to fourth oxide film
3 : 갭 4 : 슬릿3: gap 4: slit
5 : 감광막 6 : 채널스톱 이온5: photosensitive film 6: channel stop ion
7 : 기판과 식각선택성이 있는 산화막(제1임의층)7: Oxide Selective Layer with Substrate (First Random Layer)
8 : 기판과 식각선택성이 유사한 실리콘막(제2임의층)8: Silicon film with similar etching selectivity to substrate (second random layer)
9 : 트랜치 10 : 경사면9: trench 10: slope
11,11' : 제1 및 제2절연막 12 : 산화방지막11,11 ': First and second insulating film 12: Anti-oxidation film
본 발명은 반도체소자의 격리영역 제조방법에 관한 것으로, 특히 고집적 소자에 적합하도록 설계된 소자 격리구조를 갖는 반도체소자 격리영역 제조방법에 관한 것이다.The present invention relates to a method for manufacturing an isolation region of a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device isolation region having a device isolation structure designed to be suitable for high integration devices.
제1도에는 종래 일반적으로 사용되어 오던 TOS(T-shaped oxide) 구조를 갖는 반도체소자 제조방법을 도시한 공정수순도가 도시되어 있다.1 is a process flowchart showing a method of manufacturing a semiconductor device having a T-shaped oxide (TOS) structure which has been generally used in the related art.
상기 공정수순도를 참조하여 그 제조방법을 살펴보면 아래와 같다. 즉, 먼저 제1a도에 도시된 바와 같이 실리콘 기판(1) 상에 얇은 제1 CVD(chemical vapour deposition) 산화막(2)을 1um의 두께로 형성하고, 반응성 이온식각(RIE)법으로 상기 실리콘 기판(1)의 표면 일부가 드러나도록 일정 폭을 패터닝하여 도랑(groove)을 만든다. 그 위에 제2 CVD 산화막(2')을 증착하여 0.1um 폭의 산화막 갭(gap)(3)을 형성한다.Looking at the manufacturing method with reference to the above-mentioned process purity is as follows. That is, first, as shown in FIG. 1A, a thin first chemical vapor deposition (CVD) oxide film 2 is formed on the silicon substrate 1 to a thickness of 1 μm, and the silicon substrate is formed by reactive ion etching (RIE). A groove is patterned by patterning a width so that a part of the surface of (1) is exposed. A second CVD oxide film 2 'is deposited thereon to form an oxide gap 3 of 0.1 um width.
그후 제1b도에 도시된 바와 같이 상기 산화막을 에치백(etchback)하여 상기 제1산화막(2)의 도랑에 제1산화막(2')으로 이루어진 측벽(sidewall)(a)을 형성하고, 패터닝된 상기 제1 및 제2산화막(2),(2')을 마스크로 이용하여 실리콘 기판(1)을 식각하여 0.1um 폭과 0.5um 깊이의 슬릿(4)을 형성한다.Thereafter, as illustrated in FIG. 1B, the oxide layer is etched back to form a sidewall a made of the first oxide layer 2 ′ in the trench of the first oxide layer 2, and then patterned. The silicon substrate 1 is etched using the first and second oxide films 2 and 2 'as a mask to form slits 4 having a width of 0.1 μm and a depth of 0.5 μm.
이어서 제1c도에 도시된 바와 같이 상기 제1 및 제2산화막(2),(2')을 제거하고, 건식식각에 의한 실리콘 기판의 손상을 회복시키기 위하여 기판을 표면처리한 후 200Å 두께의 제3산화막(2'')을 열성장시키고, 이후 상기 제3산화막(2'') 상에 제4 CVD 산화막(2''')을 300Å의 두께로 증착시킴으로써 상기 슬릿(4)을 매몰시킨다. 계속해서 상기 제4 CVD 산화막(2''') 상에 전자 빔(electron beam) 노광장치와 감광막(photoresist)을 이용하여 소자격리를 위한 감광막 패턴(5)을 형성한다.Subsequently, as shown in FIG. 1C, the first and second oxide films 2 and 2 'are removed, and the substrate is subjected to a surface treatment of 200 Å thick after the surface treatment to recover the damage of the silicon substrate by dry etching. The slit 4 is buried by thermally growing the trioxide 2 ″ and then depositing a fourth CVD oxide 2 ′ ″ on the third oxide film 2 ″ to a thickness of 300 GPa. Subsequently, a photosensitive film pattern 5 for device isolation is formed on the fourth CVD oxide film 2 '' 'using an electron beam exposure apparatus and a photoresist.
그 다음 제1d도에 도시된 바와 같이 상기 감광막 패턴(5)을 마스크로 하여 상기 제3산화막(2'') 및 제4산회막(2''')을 반응성 이온식각법으로 식각한 후 상기 감광막 패턴(5)을 제거하여 캡 산화막(cap oxide) 패턴(2''')을 형성하고, 트랜지스터 활성영역(active area)에 대하여 표면처리를 실시한다. 이후 상기 패턴 상에 채널 스톱 이온(6)을 주입하여 소자 격리영역을 형성함으로써 본 공정을 완료한다.Then, as shown in FIG. 1d, the third oxide film 2 '' and the fourth acid film 2 '' 'are etched by reactive ion etching using the photoresist pattern 5 as a mask. The photoresist film pattern 5 is removed to form a cap oxide pattern 2 '' ', and surface treatment is performed on the transistor active area. Thereafter, the channel stop ions 6 are implanted on the pattern to form the device isolation region to complete the present process.
그러나 상기 공정을 거쳐 소자 격리영역을 형성하게 되면, 제1b도에 도시된 패턴 형성 단계에서 실리콘 기판(1)에 슬릿(4)을 가공할 때 제2도에 도시된 바와 같이 에치백 공정진행시 도랑 부위의 실리콘 기판(1) 일부가 함께 식각되어 기판이 손상되기 쉬우며, 또한 슬릿(4)의 각 모서리가 급격(steep)하므로 전계집중에 의한 누설전류(leakage current) 발생의 소지가 높다는 단점을 가지게 된다.However, when the device isolation region is formed through the above process, when the slit 4 is processed on the silicon substrate 1 in the pattern forming step shown in FIG. 1B, the etch back process is performed as shown in FIG. A portion of the silicon substrate 1 in the trench portion is etched together to easily damage the substrate, and since each corner of the slit 4 is steep, there is a high possibility of occurrence of leakage current due to electric field concentration. Will have
또한, 격리영역의 패턴 크기가 큰 경우에 있어서는 실리콘 기판(1)에 슬릿(4) 대신 도랑이 형성되어 격리영역 표면의 평탄성(planarity 또는 topology)이 떨어지는 단점을 가지게 된다.In addition, in the case where the pattern size of the isolation region is large, a groove is formed in the silicon substrate 1 instead of the slit 4, and thus the planarity or topology of the isolation region surface is reduced.
이에 본 발명은 상기와 같은 단점을 개선하기 위하여 이루어진 것으로, 경사진 트랜치(trench)를 구비하여 격리영역의 폭에 관계없이 평탄성이 우수한 소자 격리영역을 형성할 수 있도록 한 반도체소자의 격리영역 제조방법을 제공함에 목적이 있다.Accordingly, the present invention has been made to improve the above disadvantages, and has a method of manufacturing an isolation region of a semiconductor device having an inclined trench to form a device isolation region having excellent flatness regardless of the width of the isolation region. The purpose is to provide.
한편, 상기와 같은 목적을 달성하기 위한 본 발명의 제1실시예에 따른 반도체소자의 격리영역 제조방법은 기판 위에 그 기판과 다른 식각선택성을 가지는 물질로 산화막을 형성하는 공정과; 상기 기판의 격리영역에 해당하는 영역의 산화막을 식각하는 공정과; 상기 산화막이 식각된 기판 위에 그 기판과 유사한 식각선택성을 가지는 실리콘층을 형성하는 공정과; 상기 실리콘층과 기판을 이방성식각하여 격리영역의 기판 내에, 상측부에 곡선의 경사를 가지는 트랜치를 형성하는 공정과; 상기 산화막을 제거하는 공정과; 상기 트랜치에 절연막을 매립시키는 공정을 포함하여 이루어지는 것을 특징으로 한다.On the other hand, the method for manufacturing an isolation region of a semiconductor device according to the first embodiment of the present invention for achieving the above object comprises the steps of forming an oxide film on the substrate with a material having an etching selectivity different from the substrate; Etching the oxide film in a region corresponding to the isolation region of the substrate; Forming a silicon layer on the substrate on which the oxide film is etched, the silicon layer having an etching selectivity similar to that of the substrate; Anisotropically etching the silicon layer and the substrate to form a trench having a curved slope in an upper portion of the isolation region substrate; Removing the oxide film; And embedding an insulating film in the trench.
상기와 같은 목적을 달성하기 위한 본 발명의 제2실시예에 따른 반도체소자의 격리영역 제조방법은 기판내에, 상측부에 곡선의 경사를 가지는 트랜치를 형성하는 공정과; 상기 트랜치에 제1절연막을 매립시키는 공정과; 상기 트랜치와 기판 위에 열산화공정을 통해 열산화막을 형성하는 공정과; 상기 트랜치와 액티브 영역 위에 산화방지막을 형성하고, 이를 마스크로 열처리하여 제2절연막으로 산화막을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.According to a second aspect of the present invention, there is provided a method of manufacturing an isolation region of a semiconductor device, the method including: forming a trench having a curved slope in an upper portion of the substrate; Embedding a first insulating film in the trench; Forming a thermal oxide film on the trench and the substrate through a thermal oxidation process; And forming an oxide film on the trench and the active region, and heat-treating it with a mask to form an oxide film as a second insulating film.
상기 구조를 갖도록 소자를 형성한 결과, 소자 격리영역의 평탄도를 개선할 수 있게 된다.As a result of forming the device to have the above structure, it is possible to improve the flatness of the device isolation region.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.
제3a도 내지 제3e도는 본 발명의 제1실시예를 도시한 것으로, 좁은 격리영역을 가지는 반도체소자에 상측부가 경사진 트랜치막을 제조하는 공정수순도를 나타낸 것이다.3A to 3E show a first embodiment of the present invention, which shows a process procedure for manufacturing a trench film having an inclined upper portion in a semiconductor device having a narrow isolation region.
상기 도면을 참조하여 본 발명에 따른 반도체소자의 격리막 제조공정을 살펴보면 아래와 같다.Referring to the drawings, a process of manufacturing a separator of a semiconductor device according to the present invention will be described below.
먼저 제3a도에 도시된 바와 같이 실리콘 기판(1) 위에 그 기판(1)과 다른 식각 선택성을 가지는 CVD 산화막(7)을 후속 공정에서 형성할 트랜치의 깊이에 해당하는 두께로 증착하고, 이방성 건식식각(anaisotropic dry etch)을 이용하여 격리영역의 CVD 산화막 (7)을 식각하여 도랑(groove)을 형성한다.First, as shown in FIG. 3A, a CVD oxide film 7 having an etching selectivity different from that of the substrate 1 is deposited on the silicon substrate 1 to a thickness corresponding to the depth of the trench to be formed in a subsequent process, and anisotropic dry type. The CVD oxide film 7 in the isolation region is etched using an anaisotropic dry etch to form a groove.
그후 제3b도에 도시된 바와 같이 건식식각에 대하여 실리콘 기판(1)과 식각 선택성이 유사한 비정질(amorphous) 또는 다결정(poly) 실리콘 막(8)을 기판(1)과 CVD 산화막(7) 위에 증착하게 되는데, 이때 격리영역 내의 실리콘막(8)의 갭이 1000Å 이하가 될 수 있도록 두께를 조절한다. 최적치로는 500Å 이하로 형성하는 것이 가장 바람직하다.Thereafter, an amorphous or polycrystalline silicon film 8 having an etching selectivity similar to that of the silicon substrate 1 for dry etching is deposited on the substrate 1 and the CVD oxide film 7 as shown in FIG. In this case, the thickness of the silicon film 8 in the isolation region is adjusted to be 1000 占 퐉 or less. As an optimal value, it is most preferable to form at 500 kPa or less.
그 다음 제3c도에 도시된 바와 같이 상기 산화막 패턴(7)을 마스크로 이용하여 실리콘막(8)과 실리콘 기판(1)을 이방성식각하여 실리콘 기판(1)에 상기 실리콘막(8)의 표면구조가 전사된, 상측부가 경사(10)진 트랜치(9)를 형성한다. 이때 식각 두께는 상기 산화막 패턴(7)의 두께와 상기 실리콘막(8)의 두께의 합 이상이 되도록 하며, 상기 산화막 패턴(7)을 마스크로 이용하여 채널스톱(channel stop) 이온 주입을 실시한다.Then, as shown in FIG. 3C, the silicon film 8 and the silicon substrate 1 are anisotropically etched using the oxide film pattern 7 as a mask, so that the surface of the silicon film 8 is formed on the silicon substrate 1. The upper side, to which the structure has been transferred, forms a trench 9 with an inclined 10. At this time, the etching thickness is equal to or greater than the sum of the thickness of the oxide layer pattern 7 and the thickness of the silicon layer 8, and channel stop ion implantation is performed using the oxide layer pattern 7 as a mask. .
이어서 제3d도에 도시된 바와 같이 상기 산화막 패턴(7)을 HF등이 포함된 습식식각 용액으로 식각하여 제거하고. 800℃ 이상의 온도에서 산화성 분위기로 열산화하여 제3e도에 도시된 바와 같이 트랜치를 열산화막(11)으로 매립시킴으로써 본 공정을 완료한다.Subsequently, as shown in FIG. 3d, the oxide layer pattern 7 is removed by etching with a wet etching solution containing HF. The process is completed by thermally oxidizing in an oxidizing atmosphere at a temperature of 800 ° C. or higher and filling the trench with the thermal oxide film 11 as shown in FIG. 3E.
제4a도 내지 제4c도는 본 발명의 제2실시예를 나타낸 것으로, 소자가 형성될 액티브 영역을 사이에 두고 좁은 격리영역과 넓은 격리영역이 연속 교번되도록 존재할 때의 반도체소자의 격리막 제조방법을 도시한 공정수순도를 도시한 것이다.4A to 4C illustrate a second embodiment of the present invention, which illustrates a method of manufacturing an isolation film for a semiconductor device when a narrow isolation region and a wide isolation region are continuously alternating with an active region in which an element is to be formed. One process purity diagram is shown.
상기 도면을 참조하여 그 제조공정을 살펴보면, 먼저 제4a도에 도시된 바와 같이 상측부가 경사진 트랜치와 기판(1) 위에 제1절연막인 열산화막(11)을 형성한 후, 상기 열산화막(11) 위에 산화방지막으로서 실리콘 질화막(12)등을 1000Å 내지 2000Å의 두께로 증착하고, 넓은 소자 격리영역의 절화막(12)을 식각하여 실리콘 질화막(12) 패턴을 형성한다.Looking at the manufacturing process with reference to the drawings, as shown in Figure 4a, first forming a thermal oxide film 11 as a first insulating film on the trench and the substrate 1 inclined in the upper side, and then the thermal oxide film 11 The silicon nitride film 12 or the like is deposited on the film as an anti-oxidation film at a thickness of 1000 mW to 2000 mW, and the silicon nitride film 12 pattern is formed by etching the cut film 12 in a wide device isolation region.
이후 제4b도에 도시된 바와 같이 상기 실리콘 질화막(12) 패턴을 마스크로 이용하여 800℃ 이상의 산화성 분위기에서 열처리하여 3000 내지 5000Å 두께의 산화막(11)을 형성하고, 상기 실리콘 질화막(12) 패턴을 H3PO4등이 포함된 습식식각 용액으로 식각 제거하여 제4c도에 도시된 바와 같은 제2절연막(11')으로 이루어진 소자 격리구조를 형성한다.Thereafter, as shown in FIG. 4B, the silicon nitride film 12 pattern is used as a mask, followed by heat treatment in an oxidizing atmosphere of 800 ° C. or higher to form an oxide film 11 having a thickness of 3000 to 5000 Å, and the silicon nitride film 12 pattern is formed. By etching away with a wet etching solution containing H 3 PO 4 and the like to form a device isolation structure consisting of a second insulating film (11 ') as shown in Figure 4c.
그 결과, 격리영역의 패턴 크기가 작은 경우 즉, 메모리 셀이 형성될 부위와 연결되는 좁은 소자 격리영역은 상측부가 경사진 트랜치 구조를 가지도록 형성되고, 격리영역의 패턴 크기가 큰 경우 즉, 주변회로가 형성될 부위와 연결되는 넓은 소자 격리영역(11')은 종래 일반적인 버퍼 산화막 구조를 가지도록 형성된다As a result, when the pattern size of the isolation region is small, that is, the narrow device isolation region connected to the region where the memory cell is to be formed is formed to have a trench structure in which the upper portion is inclined, and when the pattern size of the isolation region is large, The wide element isolation region 11 ′ connected to the portion where the circuit is to be formed is formed to have a conventional general buffer oxide structure.
한편, 상기 소자 격리구조는 상기 제1 및 제2실시예 외에 제5도 및 제6도에 도시된 본 발명의 제3 및 제4실시예에 따른 반도체 소자 격리막 제조방법을 나타낸 공정수순도를 이용해서도 제조 가능한데, 이를 설명하면 아래와 같다.On the other hand, the device isolation structure uses a process flow diagram showing a method for manufacturing a semiconductor device isolation film according to the third and fourth embodiments of the present invention shown in Figures 5 and 6 in addition to the first and second embodiments Even if it can be manufactured, this is described below.
먼저, 제5a도 내지 제5g도에 도시된 제3실시예부터 살펴본다. 상기 제3실시예는 제1실시예에서 언급된 구조를 갖는 반도체소자의 트랜치를 절연막 및 실리콘 절연막으로 필링하는 방법을 도시한 공정수순도를 나타낸 것으로, 기판에 트랜치(9)를 형성하는 공정까지는 제1실시예와 동일하므로 설명을 생략한다.First, the third embodiment shown in FIGS. 5A to 5G will be described. The third embodiment shows a process flowchart showing a method of filling a trench of a semiconductor device having the structure mentioned in the first embodiment with an insulating film and a silicon insulating film, and the process of forming the trench 9 on the substrate is as follows. Since it is the same as the first embodiment, the description is omitted.
이후 제5e도에 도시된 바와 같이 상기 트랜치(9)와 기판(1)상에 열산화막(11)을 200Å 이하의 두께로 형성하고, 실리콘막(8)을 퇴적하여 트랜치(9)를 실질적으로 매립한다.Thereafter, as illustrated in FIG. 5E, the thermal oxide film 11 is formed on the trench 9 and the substrate 1 to a thickness of 200 μm or less, and the silicon film 8 is deposited to substantially form the trench 9. Landfill
이후 제5f도에 도시된 바와 같이 상기 실리콘막(8)을 마스크로 상기 열산화막(11)을 에치백하여 선택적으로 제거한 후 제5g도에 도시된 바와 같이 패드 산화막 형성을 위하여 상기 패턴 상에 다시 200Å 이하의 두께를 갖는 열산화막(11)을 증착하여 본 공정을 완료한다.Thereafter, as shown in FIG. 5F, the thermal oxide film 11 is selectively removed by etching the silicon oxide film 8 as a mask, and then again on the pattern to form a pad oxide film as shown in FIG. 5G. The thermal oxidation film 11 having a thickness of 200 kPa or less is deposited to complete the present process.
다음으로 제6a도 내지 제6c도에 도시된 제4실시예를 설명한다. 상기 제4실시예는 제2실시예에서 언급된 구조를 갖는 반도체소자의 트랜치 필링 방법을 도시한 공정수순도를 나타낸 것으로, 상기 도면을 참조하여 그 제조공정을 살펴보면 아래와 같다.Next, the fourth embodiment shown in FIGS. 6A to 6C will be described. The fourth embodiment shows a process flow diagram illustrating a trench filling method for a semiconductor device having the structure mentioned in the second embodiment, which will be described below with reference to the drawings.
제6a도에 도시된 바와 같이 경사진 트랜치(9)와 기판(1) 위에 제1절연막인 열산화막(11)을 형성하고, 상기 열산화막((11) 위에 산화방지막으로서 실리콘 질화막(12)등을 1000Å 내지 2000Å의 두께로 증착한 후 넓은 소자 격리영역의 질화막(12)을 식각하여 실리콘 질화막(12) 패턴을 형성한다.As shown in FIG. 6A, a thermal oxide film 11, which is a first insulating film, is formed on the inclined trench 9 and the substrate 1, and the silicon nitride film 12, etc., as an antioxidant film on the thermal oxide film 11 is formed. Is deposited to a thickness of 1000 kPa to 2000 kPa, and the nitride film 12 of the wide device isolation region is etched to form the silicon nitride film 12 pattern.
이후 제6b도에 도시된 바와 같이 상기 실리콘 질화막(12) 패턴을 마스크로 이용하여 800℃ 이상의 산화성 분위기에서 열처리하여 3000Å 내지 5000Å 두께의 산화막(11)을 형성하고, 상기 실리콘 질화막(12) 패턴을 H3PO4등이 포함된 습식식각용액으로 식각 제거하여 제6c도에 도시된 바와 같은 제2절연막(11')으로 이루어진 소자 격리구조를 형성한다.Thereafter, as shown in FIG. 6B, the silicon nitride film 12 pattern is used as a mask, followed by heat treatment in an oxidizing atmosphere of 800 ° C. or higher to form an oxide film 11 having a thickness of 3000 Pa to 5000 Pa, and the silicon nitride film 12 pattern is formed. The device is etched away with a wet etching solution containing H 3 PO 4 or the like to form a device isolation structure including a second insulating film 11 ′ as shown in FIG. 6C.
따라서, 본 발명에 따른 반도체 소자는 제3f도 및 제4j도에 도시된 바와 같이 소자가 형성될 액티브영역(active area)을 사이에 두고 라운드(round) 형상의 곡선으로 이루어진 경사진 트랜치 구조를 갖는 좁은 필드영역과 버퍼 산화막 구조를 갖는 넓은 필드영역이 연속 교번되는 구조를 가지되, 제1실시예에 의한 경우는 상기 트랜치 부분이 산화막으로 채워지도록 형성되고, 제2실시예에 의한 경우는 상기 트랜치 측면을 b-b'로 절단했을 때 산화막과 실리콘막 및 산화막의 적층 구조를 갖도록 형성된다. 이때 상기 산화막은 LOCOS(local oxidation of silicon)의 패드 산화막으로 작용한다.Therefore, the semiconductor device according to the present invention has an inclined trench structure formed of round curves with the active area in which the device is to be formed, as shown in FIGS. 3F and 4J. The narrow field region and the wide field region having the buffer oxide film structure are continuously alternating. In the first embodiment, the trench portion is formed to be filled with the oxide film. In the second embodiment, the trench is filled. When the side surface is cut at b-b ', it is formed to have a laminated structure of an oxide film, a silicon film, and an oxide film. In this case, the oxide film serves as a pad oxide film of LOCOS (local oxidation of silicon).
이상과 같이 좁은 격리영역의 패턴에 대하여 경사진 트랜치를 형성하면, 제5a도 및 제5b도에 도시된 바와 같이 종래의 급격한 슬릿에 비하여 액티브영역 표면 부근의 식각 손상을 최소로 할 수 있어 소자 동작시 전계 집중을 완화할 수 있게 되므로 신뢰성이 개선될 수 있고, 에치백할 때 기판과 식각 선택성이 있는 산화막으로 이루어진 산화방지 마스크 둘레에는 항상 새로운 표면(fresh surface)이 나타나므로 기판 손상이 누적되지 않게 된다.As described above, when the trench is inclined with respect to the pattern of the narrow isolation region, as shown in FIGS. 5A and 5B, etching damage near the surface of the active region can be minimized as compared with the conventional abrupt slit. Reliability can be improved by mitigating field concentration, and a fresh surface always appears around an anti-oxidation mask made of an oxide film with a substrate and an etch selectivity when etched back so that substrate damage does not accumulate. do.
상술한 바와 같이 본 발명에 의하면, 소자 격리영역의 폭에 관계없이 평탄성이 우수한 격리구조를 갖는 반도체 소자를 제조할 수 있을 뿐 아니라 이로 인하여 소자 동작시 발생되는 누설전류를 방지할 수 있게 되어 소자의 특성을 향상시킬 수 있는 고신뢰성의 반도체 소자를 실현할 수 있게 된다.As described above, according to the present invention, it is possible to manufacture a semiconductor device having an isolation structure having excellent flatness regardless of the width of the device isolation region, thereby preventing leakage current generated during device operation. It is possible to realize a highly reliable semiconductor element capable of improving characteristics.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950007863A KR100218292B1 (en) | 1995-04-04 | 1995-04-04 | Method of forming an element isolation region in a semiconductor device |
Applications Claiming Priority (1)
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|---|---|---|---|
| KR1019950007863A KR100218292B1 (en) | 1995-04-04 | 1995-04-04 | Method of forming an element isolation region in a semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960039270A KR960039270A (en) | 1996-11-21 |
| KR100218292B1 true KR100218292B1 (en) | 1999-09-01 |
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ID=19411539
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970077502A (en) * | 1996-05-28 | 1997-12-12 | 김주용 | Device Separation Method of Semiconductor Device |
| KR100448232B1 (en) * | 1997-12-27 | 2004-11-16 | 주식회사 하이닉스반도체 | Method for forming isolation layer of semiconductor device using two-step gap-filling processes |
-
1995
- 1995-04-04 KR KR1019950007863A patent/KR100218292B1/en not_active IP Right Cessation
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|---|---|---|---|---|
| KR970077502A (en) * | 1996-05-28 | 1997-12-12 | 김주용 | Device Separation Method of Semiconductor Device |
| KR100448232B1 (en) * | 1997-12-27 | 2004-11-16 | 주식회사 하이닉스반도체 | Method for forming isolation layer of semiconductor device using two-step gap-filling processes |
Also Published As
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|---|---|
| KR960039270A (en) | 1996-11-21 |
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