KR100204025B1 - Manufacturing method of tri-electrode of field effect emitting element - Google Patents

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION

3극형 전계방출소자 제조 방법.Method of manufacturing a tripolar field emission device.

2. 발명이 해결하고자 하는 기술적 과제2. Technical problem to be solved by the invention

600℃ 이하의 저온에서 모든 공정을 진행시킬수 있고 실리콘 캐소드 팁의 탑 부위를 뾰족하게 형성하여, 저가격 및 대면적하에서 전계방출 효율을 향상시키고자 함.All processes can be carried out at low temperature below 600 ℃ and the top part of the silicon cathode tip is formed to improve the field emission efficiency at low cost and large area.

3. 발명의 해결 방법의 요지3. Summary of the Solution of the Invention

등방성 식각 및 비등방성식각을 연속적으로 실시하여 기둥이 있고 잘린 원추 형상의 제1 실리콘 패턴을 형성한 다음, 습식식각에 의해 기둥이 있고 끝이 뾰족한 원추 형상의 제2 실리콘 패턴을 형성함으로써 캐소드 팁을 형성하고, 게이트 형성 시 에치백 공정을 사용한다.The cathode tip is formed by successive isotropic and anisotropic etching to form a columnar, truncated conical first silicon pattern, and then wet etching to form a second silicon pattern of columnar and pointed conical shape. And an etch back process is used to form the gate.

4. 발명의 중요한 용도4. Important uses of the invention

전자원 장치Electron source device

Description

3극형 전계방출소자 제조 방법Method of manufacturing 3-pole field emission device

본 발명은 전자원 장치 제조방법에 관한 것으로, 특히 3극형 전계방출소자 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing an electron source device, and more particularly to a method for manufacturing a tripolar field emission device.

전계방출 소자는 진공 또는 특정 가스 분위기에서 전계 (electric field)를 인가하여 전극으로부터 전자를 방출시키는 장치이다. 이러한 전계방출 소자는 마이크로파 소자 및 센서, 평판 디스플레이 등의 전자원으로 이용된다.A field emission device is a device that emits electrons from an electrode by applying an electric field in a vacuum or a specific gas atmosphere. The field emission device is used as an electron source such as a microwave device, a sensor, and a flat panel display.

전계방출 소자에서 전자의 방출은 소자구조, 전극물질 및 전극모양에 따라 그 효율이 크게 달라진다. 현재 전계방출 소자의 구조는 크게 캐소드와 아노드로 구성된 2극형 (diode)과, 캐소드와 게이트 및 아노드로 구성된 3극형(triode)으로 분류할 수 있다.The emission of electrons in the field emission device varies greatly depending on the device structure, the electrode material and the shape of the electrode. Current structure of the field emission device can be classified into a two-pole (diode) consisting of a cathode and an anode, and a triode consisting of a cathode, a gate and an anode.

3극형 구조는 전자방출을 위한 전계를 캐소드와 가까이 있는 게이트로 인가하기 때문에 2극형에 비해 저전압 구동이 가능하고, 또한 아노드 뿐만 아니라 게이트로 방출전류를 쉽게 제어할 수 있기 때문에 많이 개발되고 있다. 전극물질로는 금속, 실리콘, 다이아몬드, 다이아몬드상 카본(diamond like carbon) 등이 있으며, 전극물질로 실리콘을 채택할 경우 반도체 공정장비를 이용할 수 있는 장점과 전계방출 소자를 집적회로(integrated circuit) 공정과 양립하여 제작할 수 있는 장점을 취할 수 있게 된다. 한편, 전계방출 소자의 방출전극(캐소드) 모양으로는 주어진 인가 전압에 대해 방출전극에 가능한 한 큰 전계를 유도시키기 위해 원추형과 같이 끝이 뾰족한 팁(Tip) 형을 주로 사용하고 있다.The three-pole structure has been developed because low-voltage driving is possible compared to the two-pole type because the electric field for electron emission is applied to the gate close to the cathode, and the emission current can be easily controlled by the gate as well as the anode. Electrode materials include metal, silicon, diamond, and diamond like carbon.The advantage of using silicon as an electrode material is the use of semiconductor processing equipment, and the integrated circuit process of field emission devices. It can take the advantage of being compatible with the production. On the other hand, as the shape of the emission electrode (cathode) of the field emission device, a tip type having a sharp tip like a cone is mainly used to induce an electric field as large as possible to the emission electrode for a given applied voltage.

도 1a 내지 도 1g는 종래기술에 따른 3극형 실리콘 전계방출 소자의 제조공정을 순차적으로 나타낸 것이다. 그 제조방법을 개략적으로 설명하면 다음과 같다.1A to 1G sequentially show a manufacturing process of a tripolar silicon field emission device according to the prior art. The manufacturing method is briefly described as follows.

먼저, 도 1a는 예컨데 유리 또는 석영과 같은 절연기판(11) 위에 금속 또는 도핑된 실리콘으로 이루어진 캐소드 전도막(12)을 형성한 후, 도핑된 다결정실리콘막(13)을 형성한 상태이다. 여기서 도핑된 다결정실리콘막 대신에 도핑된 비정질실리콘막을 사용하기도 한다.First, FIG. 1A shows a cathode conductive film 12 made of metal or doped silicon on an insulating substrate 11 such as glass or quartz, and then a doped polysilicon film 13 is formed. A doped amorphous silicon film may be used instead of the doped polysilicon film.

이어서, 도 1b와 같이, 상기 도핑된 다결정실리콘(13) 위에 산화막 또는 질화막과 같은 절연막을 증착한 후 리소그래피와 식각 공정으로 원판 모양의 절연막 패턴(14)을 형성한다. 상기 원판 모양의 절연막 패턴(14)은 상기 도핑된 다결정실리콘(13)을 선택적으로 식각할 때 마스크층으로 이용된다.Subsequently, as illustrated in FIG. 1B, an insulating film, such as an oxide film or a nitride film, is deposited on the doped polysilicon 13, and a disk-shaped insulating film pattern 14 is formed by lithography and etching processes. The disk-shaped insulating film pattern 14 is used as a mask layer when selectively etching the doped polysilicon 13.

이어서, 도 1c와 같이, 도핑된 다결정실리콘막(13)을 등방성식각하여 원추형의 다결정실리콘(13a)을 형성한다.Subsequently, as shown in FIG. 1C, the doped polysilicon film 13 is isotropically etched to form conical polysilicon 13a.

이어서, 도 1d와 같이, 전자빔 증착법(electron-beam evaporation)을 이용하여 게이트 산화막(16)을 증착하는데, 이때 산화막(16)은 물리적으로 증착되기 때문에 마스크층인 절연막 패턴(14)에 의해 수직방향으로 가려진 부분에는 증착되지 않는다.Subsequently, as shown in FIG. 1D, the gate oxide layer 16 is deposited by using electron-beam evaporation. In this case, since the oxide layer 16 is physically deposited, the gate layer 16 is vertically formed by the insulating layer pattern 14 that is a mask layer. It is not deposited on the part covered by.

이어서, 도 1e와 같이 상기 원추형의 다결정실리콘(13a)을 열산화(thermal oxidation)하여 산화막(17)을 형성하면서 탑 부위가 날카로운 다결정실리콘 팁(13b)을 형성하여 캐소드을 형성한다.Subsequently, as illustrated in FIG. 1E, the conical polysilicon 13a is thermally oxidized to form an oxide film 17, and a polysilicon tip 13b having a sharp top portion is formed to form a cathode.

이어서, 도 1f와 같이, 전자빔 증착법을 이용하여 금속막(18)을 증착하는데, 금속막(17) 역시 물리적으로 증착되기 때문에 마스크층인 절연막 패턴(14)에 의해 수직방향으로 가려진 부분에는 증착되지 않는다.Subsequently, as shown in FIG. 1F, the metal film 18 is deposited by using an electron beam deposition method. Since the metal film 17 is also physically deposited, the metal film 17 is not deposited on a portion covered in the vertical direction by the insulating film pattern 14, which is a mask layer. Do not.

끝으로, 도 1g는 리프트 오프(lift-off) 공정으로 상기 절연막 패턴(14)과 그 위의 산화막(16), 금속막(18) 및 산화막(17)을 제거하여 다결정실리콘 팁(13b)을 노출시킨 상태이다. 이후에 리소그래피와 식각공정으로 게이트 전극을 패터닝하여 전계방출 소자의 게이트를 형성한다.Finally, FIG. 1G shows the polysilicon tip 13b by removing the insulating film pattern 14, the oxide film 16, the metal film 18, and the oxide film 17 thereon by a lift-off process. It is in an exposed state. Thereafter, the gate electrode is patterned by lithography and etching to form a gate of the field emission device.

이상에서 살펴본 바와 같은 종래기술에 따른 3극형 실리콘 전계방출소자의 제조방법은 제조공정이 간단하면서도 최종 얻어지는 캐소드 팁을 뾰족하게 할 수 있는 장점을 가지나, 도 1e에서와 같이 고온(800℃ 이상) 열산화 공정이 필요하기 때문에 저가격 및 대면적의 유리를 기판으로 사용할 수 없고, 상기 원추형 다결정실리콘을 산화시킬 때 산화막17과 캐소드 팁의 계면을 제어하기 어렵다는 단점이 있으며, 또한 전자빔 증착법으로 형성된 게이트 산화막(16) 누설전류가 큰 단점등을 지니고 있다.The manufacturing method of the tripolar silicon field emission device according to the prior art as described above has the advantage that the manufacturing process is simple, but the end of the resulting cathode tip can be pointed, high temperature (800 ℃ or more) as shown in Figure 1e Since the oxidation process is required, low-cost and large-area glass cannot be used as a substrate, and it is difficult to control the interface between the oxide film 17 and the cathode tip when oxidizing the conical polysilicon, and a gate oxide film formed by the electron beam deposition method ( 16) Leakage current has big disadvantages.

그리고, 캐소드 팁을 뾰족하게 형성하기 위한 열공정을 생략한다면, 모든 공정이 600℃ 이하에서 이루어지기 때문에 저가격 및 대면적의 유리를 기판으로 사용할 수 있다는 장점을 가지나, 캐소드 팁의 끝을 뾰족하게 하는데 한계가 있고, 위치에 따라 캐소드 팁의 모양이 비대칭적으로 형성되며, 또한 전자빔 증착법으로 형성된 게이트 산화막의 누설전류가 큰 단점 등을 지니고 있다.In addition, if the thermal process for sharpening the cathode tip is omitted, all the processes are performed at 600 ° C. or lower, so that the low cost and large area glass can be used as the substrate, but the tip of the cathode tip is sharpened. There is a limitation, the shape of the cathode tip is asymmetrically formed according to the position, and also has the disadvantage that the leakage current of the gate oxide film formed by the electron beam deposition method is large.

본 발명은 600℃ 이하의 저온에서 모든 공정을 진행시킬수 있고 실리콘 캐소드 팁의 탑 부위를 뾰족하게 형성하여, 저가격 및 대면적하에서 전계방출 효율을 향상시키는 3극형 전계방출소자 제조 방법을 제공함을 그 목적으로 한다.An object of the present invention is to provide a tripolar field emission device manufacturing method for improving the field emission efficiency at low cost and large area by forming the top portion of the silicon cathode tip can proceed all the processes at a low temperature of less than 600 ℃. It is done.

도 1a 내지 도 1g는 종래기술에 따른 3극형 실리콘 전계방출 소자의 제조 공정도,1a to 1g is a manufacturing process diagram of a tripolar silicon field emission device according to the prior art,

도 2a 내지 도 2g는 본 발명의 일실시예에 따른 3극형 실리콘 전계방출 소자의 제조 공정도.Figure 2a to 2g is a manufacturing process diagram of a tripolar silicon field emission device according to an embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

21: 절연기판 22: 캐소드 전도막21: insulation substrate 22: cathode conductive film

23: 도핑된 다결정실리콘막 24: 절연막 패턴23: doped polysilicon film 24: insulating film pattern

23a: 다결정실리콘 패턴 23b: 캐소드 팁23a: polysilicon pattern 23b: cathode tip

26: 산화막 27: 도핑된 실리콘막26: oxide film 27: doped silicon film

100: 다결정실리콘이 등방성 건식 식각된 부위100: isotropic dry etching of polycrystalline silicon

200: 다결정실리콘이 비등방성 건식 식각된 부위200: Anisotropic dry etching of polycrystalline silicon

본 발명의 3극형 전계방출소자 제조 방법은, 절연기판 상에 캐소드 전도막과 실리콘막을 차례로 형성하고 상기 실리콘막 상의 소정부위에 마스크 패턴을 형성하는 제1단계; 상기 마스크 패턴을 식각 장벽으로 상기 실리콘막의 일부를 등방성 식각하고, 비등방성 식각하여 기둥이 있고 잘린 원추 형상의 제1 실리콘 패턴를 형성하는 제2단계; 상기 실리콘 패턴을 부분적으로 습식식각하여 기둥이 있고 끝이 뾰족한 원추 형상의 캐소드 팁용 제2 실리콘 패턴을 형성하는 제3단계; 전체구조 상부에 게이트절연막과 게이트전도막을 차례로 형성하는 제4단계; 및 상기 제2 실리콘 패턴 상부의 상기 게이트전도막과 상기 게이트절연막을 식각하여 상기 제2 실리콘 패턴을 노출시키는 제5단계를 포함하여 이루어진다.The method of manufacturing a tripolar field emission device of the present invention includes a first step of sequentially forming a cathode conductive film and a silicon film on an insulating substrate and forming a mask pattern on a predetermined portion of the silicon film; A second step of isotropically etching a portion of the silicon film using the mask pattern as an etch barrier and anisotropically etching to form a pillar-shaped and truncated conical first silicon pattern; A third step of partially wet etching the silicon pattern to form a second silicon pattern for a cathode tip having a columnar and pointed tip; A fourth step of sequentially forming a gate insulating film and a gate conductive film on the entire structure; And etching the gate conductive layer and the gate insulating layer on the second silicon pattern to expose the second silicon pattern.

그리고, 상기 제5단계는 세부적으로, 상기 게이트전도막 상에 평탄화막을 형성하고 에치백하여 상기 제2 실리콘 패턴 상부 부위의 게이트전도막을 식각하는 제6단계; 및 상기 제6단계로 인해 노출된 상기 게이트절연막을 상기 제2 실리콘 패턴이 노출되도록 습식식각하는 제7단계를 포함하여 이루어진다.The fifth step may include a sixth step of forming a planarization layer on the gate conductive layer and etching back to etch the gate conductive layer on the upper portion of the second silicon pattern; And a seventh step of wet etching the gate insulating film exposed by the sixth step to expose the second silicon pattern.

이하 첨부된 도 2a 내지 도 2g를 참조하여 본 발명의 일실시예를 상세히 설명한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to FIGS. 2A to 2G.

도 2a 내지 도 2g는 본 발명에서 제안한 3극형 실리콘 전계방출 소자의 캐소드(cathode)와 게이트(gate)를 형성하는 방법을 나타낸 단면도이다. 그 제조방법을 자세히 설명하면 다음과 같다.2A to 2G are cross-sectional views illustrating a method of forming a cathode and a gate of the tripolar silicon field emission device proposed in the present invention. The manufacturing method is described in detail as follows.

도 2a는 예컨데, 산화막, 질화막, 석영, 유리 등과 같은 절연기판(21)상에 금속 또는 도핑된 실리콘으로 이루어진 캐소드 전도막(22)을 형성한 후, 도핑된 다결정실리콘막(23)을 형성한다. 여기서 도핑된 다결정실리콘막(23) 대신에 도핑된 비정질실리콘막을 사용할수 있다.2A, for example, after forming a cathode conductive film 22 made of metal or doped silicon on an insulating substrate 21 such as an oxide film, a nitride film, quartz, glass, or the like, a doped polycrystalline silicon film 23 is formed. . Instead of the doped polysilicon film 23, a doped amorphous silicon film may be used.

이어서, 도 2b와 같이, 상기 도핑된 다결정실리콘(23) 위에 산화막 또는 질화막과 같은 절연막을 증착한 후 리소그래피와 식각 공정으로 원판 모양의 절연막 패턴(24)을 형성한다. 상기 원판 모양의 절연막 패턴(24)은 상기 도핑된 다결정실리콘막(23)을 선택적으로 식각할 때 마스크층(mask layer)으로 이용된다.Subsequently, as shown in FIG. 2B, an insulating film such as an oxide film or a nitride film is deposited on the doped polysilicon 23, and a disk-shaped insulating film pattern 24 is formed by lithography and etching processes. The disk-shaped insulating film pattern 24 is used as a mask layer when selectively etching the doped polysilicon film 23.

이어서, 도 2c와 같이 상기 도핑된 다결정실리콘막(23)을 등방성식각(isotropic etch)과 비등방성 식각(anisotropic etch)을 연속적으로 실시하는 2단계(1차: 등방성, 2차: 비등방성)로 식각하여, 기둥이 있는 잘린 원추형의 다결정실리콘 패턴(23a)을 형성한다. 도면에서 100은 다결정실리콘이 등방성 건식 식각된 면을 나타내며, 200은 비등방성 건식 식각된 면을 나타낸다.Subsequently, as shown in FIG. 2C, the doped polysilicon layer 23 is continuously subjected to isotropic etching and anisotropic etching in two steps (primary: isotropic and secondary: anisotropic). Etching is performed to form the truncated conical polycrystalline silicon pattern 23a with pillars. In the figure, 100 represents an isotropic dry etched surface of polysilicon, and 200 represents an anisotropic dry etched surface.

이어서, 도 2d와 같이 상기 다결정실리콘 패턴(23a)을 등방성 습식식각(isotropic wet etch)하여 기둥이 있고 끝이 뾰족한 원추형 캐소드 팁(23b)을 형성한다. 캐소드 팁이 완성되면 절연막 패턴(24)은 자동적으로 분리되어 제거된다. 그리고, 등방성 습식식각은 불산(HF), 초산(CH3COOH), 질산(HNO3)을 적당히 혼합하여 만든 용액으로 수행하는데, 얻어진 캐소드 팁(23b)의 끝은 다결정실리콘막 패턴(23a)의 목이 가장 잘록한 부분에서 형성된다.Subsequently, the polysilicon pattern 23a is isotropic wet etched to form a conical cathode tip 23b having a pillar and a sharp tip as shown in FIG. 2D. When the cathode tip is completed, the insulating film pattern 24 is automatically separated and removed. The isotropic wet etching is performed with a solution made by appropriately mixing hydrofluoric acid (HF), acetic acid (CH 3 COOH), and nitric acid (HNO 3 ). The neck is formed in the narrowest part.

이어서, 도 2e와 같이, 전체구조 상부에 화학기상증착법 (chemical vaopr deposition: CVD)을 이용하여 산화막(26)을 형성한후, 상기 산화막(26) 위에 화학기상증착법 또는 물리적 기상증착법(physical vapor deposition: PVD)을 이용하여 도핑된 실리콘막(27)을 증착한다. 여기서, 도핑된 실리콘막(27)은 3극형 전계방출 소자의 게이트 물질로서, 금속막을 사용할 수 있다.Subsequently, as shown in FIG. 2E, an oxide film 26 is formed on the entire structure by using chemical vapor deposition (CVD), and then chemical vapor deposition or physical vapor deposition on the oxide film 26 is performed. : Doped silicon film 27 is deposited using PVD). Here, the doped silicon film 27 may be a metal film as a gate material of the tripolar field emission device.

이어서, 도 2f는 도핑된 실리콘막(27) 상에 포토레지스터 (photo resist)나 SOG (spin on glass) 물질과 같은 에치백용 평탄화막을 증착한 후, 플라즈마 식각(plasma etch) 방법으로 에치백 (etch-back)하여, 도핑된 실리콘막(27)과 평탄화막을 동시에 식각한다. 이때, 도핑된 실리콘막과, 평탄화막 및 산화막(26)의 식각율 차이와 식각 시간을 제어함으로써, 캐소드 팁(23b)이 있는 부분의 게이트 물질인 도핑된 실리콘막(27)을 원하는 모양으로 제거할 수 있다.Subsequently, FIG. 2F illustrates the deposition of a planarization film such as a photoresist or spin on glass (SOG) material on the doped silicon layer 27, and then etched back by plasma etching. back-side), the doped silicon film 27 and the planarization film are etched simultaneously. At this time, by controlling the etching rate difference and the etching time between the doped silicon film, the planarization film, and the oxide film 26, the doped silicon film 27, which is the gate material of the portion where the cathode tip 23b is located, is removed to a desired shape. can do.

끝으로, 도 2g는 캐소드 팁(23b) 주위의 산화막(26)을 습식식각으로 제거하여 캐소드 팁(23b)를 노출시킨다.Finally, FIG. 2G wet-etches the oxide film 26 around the cathode tip 23b to expose the cathode tip 23b.

이후에 리소그래피와 식각공정으로 게이트 전극을 패터닝(patterning)하여 전계방출소자의 게이트를 형성한다. 전계방출 소자의 아노드는 다른 새로운 절연기판 위에 금속 또는 ITO(Indium Tin Oxide)을 증착하여 제작하며, 상기 아노드가 형성되어 있는 기판과 상기 캐소드와 게이트가 형성되어 있는 기판를 서로 진공 패키징(vacuum packaging)하여 3극형 전계방출소자를 완성한다.Subsequently, the gate electrode is patterned by lithography and etching to form a gate of the field emission device. The anode of the field emission device is manufactured by depositing a metal or indium tin oxide (ITO) on another new insulating substrate, and vacuum packaging the substrate on which the anode is formed and the substrate on which the cathode and the gate are formed. To complete the 3-pole field emission device.

이상에서 살펴본 바와같이 본 발명의 일실시예에서는 열산화 공정을 사용하지 않으므로, 고온공정을 완전히 배제할 수 있고, 게이트 형성 시 종래의 리프트오프 공정 대신에 에치백 공정을 사용함으로써 화학기상증착법으로 형성한 양질의 산화막을 게이트 절연막으로 이용할 수 있다. 또한 에치백 공정에 의한 게이트의 형성 공정에서는 리프트오프 공정에 필요한 마스크층이 불필요하기 때문에 캐소드 팁을 매우 뾰족하게 할 수 있다.As described above, since one embodiment of the present invention does not use a thermal oxidation process, it is possible to completely exclude the high temperature process, and formed by chemical vapor deposition by using an etch back process instead of a conventional lift-off process when forming a gate. A high quality oxide film can be used as the gate insulating film. In addition, since the mask layer necessary for the lift-off process is unnecessary in the gate formation process by the etch back process, the cathode tip can be made very sharp.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.

본 발명에서는 고온 열산화 공정을 수행하지 않고도 실리콘 캐소드 팁을 매우 뾰족하게 할 수 있어 전계방출소자의 방출효율을 크게 증대시킬 수 있고, 더욱이 모든 제조공정을 600℃ 이하에서 수행할 수 있기 때문에 대면적 및 저가격의 유리를 기판으로 사용할 수 있다. 또한, 본 발명에서 제안한 제조방법은 모두 반도체 공정과 양립하기 때문에 제조 생산성을 증대시킬 수 있고, 화학 기상증착법으로 형성한 양질의 산화막을 게이트 절연막으로 사용할 수 있고, 게이트 형성 시 에치백 공정을 사용함으로써 캐소드 팁과 게이트간의 간격을 쉽게 조절할 수 있는 장점을 가진다.In the present invention, the silicon cathode tip can be very sharp without performing a high temperature thermal oxidation process, thereby greatly increasing the emission efficiency of the field emission device, and furthermore, since all the manufacturing processes can be performed at 600 ° C. or lower, a large area. And low cost glass can be used as the substrate. In addition, since all of the manufacturing methods proposed in the present invention are compatible with semiconductor processes, manufacturing productivity can be increased, a high quality oxide film formed by chemical vapor deposition can be used as a gate insulating film, and an etch back process is used for forming a gate. This has the advantage that the gap between the cathode tip and the gate can be easily adjusted.

이에 따라, 본 발명을 이용하면 저가격 및 대면적의 전계방출 소자를 반도체 공정으로 제조할 수 있고 아울러 전계방출 소자의 방출효율을 크게 증가시킬 수 있다.Accordingly, by using the present invention, low-cost and large-area field emission devices can be manufactured by a semiconductor process, and the emission efficiency of the field emission devices can be greatly increased.

Claims (7)

절연기판 상에 캐소드 전도막과 실리콘막을 차례로 형성하고 상기 실리콘막 상의 소정부위에 마스크 패턴을 형성하는 제1단계;A first step of sequentially forming a cathode conductive film and a silicon film on an insulating substrate and forming a mask pattern on a predetermined portion of the silicon film; 상기 마스크 패턴을 식각 장벽으로 상기 실리콘막의 일부를 등방성 식각하고, 비등방성 식각하여 기둥이 있고 잘린 원추 형상의 제1 실리콘 패턴(23a)를 형성하는 제2단계;A second step of isotropically etching a portion of the silicon film using the mask pattern as an etch barrier and anisotropically etching to form a pillar-shaped and truncated conical first silicon pattern 23a; 상기 실리콘 패턴을 부분적으로 습식식각하여 기둥이 있고 끝이 뾰족한 원추 형상의 캐소드 팁용 제2 실리콘 패턴(23b)을 형성하는 제3단계;A third step of partially wet etching the silicon pattern to form a second silicon pattern 23b for a cathode tip having a columnar and pointed tip; 전체구조 상부에 게이트절연막과 게이트전도막을 차례로 형성하는 제4단계; 및A fourth step of sequentially forming a gate insulating film and a gate conductive film on the entire structure; And 상기 제2 실리콘 패턴 상부의 상기 게이트전도막과 상기 게이트절연막을 식각하여 상기 제2 실리콘 패턴을 노출시키는 제5단계를 포함하여 이루어진 3극형 전계방출소자 제조 방법.And etching the gate conductive film and the gate insulating film over the second silicon pattern to expose the second silicon pattern. 제 1 항에 있어서,The method of claim 1, 상기 제5단계는,The fifth step, 상기 게이트전도막 상에 평탄화막을 형성하고 에치백하여 상기 제2 실리콘 패턴 상부 부위의 게이트전도막을 식각하는 제6단계; 및Forming a planarization layer on the gate conductive layer and etching back to etch the gate conductive layer on the upper portion of the second silicon pattern; And 상기 제6단계로 인해 노출된 상기 게이트절연막을 상기 제2 실리콘 패턴이 노출되도록 습식식각하는 제7단계를 포함하여 이루어지는 것을 특징으로 하는 3극형 전계방출소자 제조 방법.And a seventh step of wet etching the gate insulating film exposed by the sixth step to expose the second silicon pattern. 제 2 항에 있어서,The method of claim 2, 상기 에치백 시, 상기 게이트전도막, 상기 평탄화막 및 상기 게이트절연막간의 식각율 차이와 식각 시간을 제어하여 상기 게이트 전도막의 형상을 정의하는 것을 특징으로 하는 3극형 전계방출소자 제조 방법.And forming a shape of the gate conductive layer by controlling an etching time difference and an etching time between the gate conductive layer, the planarization layer, and the gate insulating layer during the etch back. 제 1 항에 있어서,The method of claim 1, 상기 제3단계의 습식식각은 불산, 초산, 및 질산을 포함하는 혼합용액에서 이루어지는 것을 특징으로 하는 3극형 전계방출소자 제조 방법.The wet etching of the third step is a tripolar field emission device manufacturing method, characterized in that made in a mixed solution containing hydrofluoric acid, acetic acid, and nitric acid. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 절연기판은 산화막, 질화막, 석영, 및 유리중 어느하나 이상을 포함하는 것을 특징으로 하는 3극형 전계방출소자 제조 방법.And said insulating substrate comprises at least one of an oxide film, a nitride film, quartz, and glass. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 실리콘막은 도핑된 비정질실리콘막 또는 도핑된 다결정실리콘막을 포함하는 것을 특징으로 하는 3극형 전계방출소자 제조 방법.Wherein the silicon film comprises a doped amorphous silicon film or a doped polysilicon film. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 게이트절연막은 화학기상증착에 의한 산화막인 것을 특징으로 하는 3극형 전계방출소자 제조 방법.The gate insulating film is a tripolar field emission device manufacturing method characterized in that the oxide film by chemical vapor deposition.
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