KR100325076B1 - Manufacturing method of field emission display device - Google Patents
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Abstract
본 발명은 방출 전류의 양을 증대시키고, 동작 전압을 낮출 수 있으면서, 대형 패널에 적용할 수 있는 전계 발광 표시 소자의 제조방법을 개시한다. 개시된 본 발명은 실리콘 기판 상부에 원통 형태의 희생막을 형성하는 단계와, 상기 희생막을 마스크로 하여, 실리콘 기판을 소정 깊이만큼 등방성 식각하는 단계와, 상기 실리콘 기판 표면 및 희생막 표면에 폴리실리콘막을 증착하는 단계와, 상기 폴리실리콘막을 비등방성 식각하여, 희생막 측벽 및 실리콘 기판 측벽에 폴리실리콘막으로 된 스페이서를 형성하는 단계와, 상기 실리콘 기판 결과물 상부에 게이트 산화막용 물질을 증착하는 단계와, 상기 게이트 산화막용 물질 상부에 게이트 전극용 물질을 증착하는 단계와, 상기 게이트 전극용 물질을 게이트 전극 형태로 패터닝하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 마스크로 하여 상기 게이트 산화막용 물질을 식각하여, 게이트 산화막을 형성하는 단계, 및 상기 희생층을 제거하는 단계를 포함하는 것을 특징으로 한다.The present invention discloses a method of manufacturing an electroluminescent display device that can be applied to a large panel while increasing the amount of emission current and lowering the operating voltage. According to the present invention, a method of forming a cylindrical sacrificial layer on a silicon substrate, using the sacrificial layer as a mask, isotropically etching the silicon substrate by a predetermined depth, and depositing a polysilicon layer on the silicon substrate surface and the sacrificial layer surface Anisotropically etching the polysilicon layer, forming a spacer of a polysilicon layer on the sidewalls of the sacrificial layer and the sidewalls of the silicon substrate, depositing a gate oxide material on the silicon substrate resultant, and Depositing a gate electrode material on the gate oxide material, patterning the gate electrode material into a gate electrode to form a gate electrode, and etching the gate oxide material using the gate electrode as a mask Forming a gate oxide film, and removing the sacrificial layer. Characterized in that it comprises the steps:
Description
본 발명은 전계 방출 표시 소자(Field emission diplay device)의 제조방법에 관한 것으로, 보다 구체적으로는 대형 패널에 적용할 수 있는 전계 방출 표시 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a field emission diplay device, and more particularly to a method of manufacturing a field emission display device applicable to a large panel.
공지된 바와 같이 전계 방출 표시 소자는 FEA(field emission array)를 매트릭스 어드레스할 수 있고, CRT와 같이 전자빔이 형광체를 자극하여 음극선 발광을일으키는 원리를 이용한 표시기이다.As is well known, the field emission display device is an indicator using a matrix address capable of matrix addressing a field emission array (FEA), and an electron beam stimulates a phosphor to cause cathode light emission, such as a CRT.
이러한 전계 방출 표시 소자는 대향하는 캐소드판과 애노드판, 그 사이의 진공갭이 존재한다. 여기서, 캐소드판에는 게이트 전극과 전자를 방출하는 다수개의 에미터 팁이 구비된다. 한편, 캐소드판과 대향하는 애노드판에는 형광체가 구비되어 전계 방출 표시 장치의 컬러화를 실현한다.Such field emission display devices have opposing cathode and anode plates and vacuum gaps therebetween. Here, the cathode plate is provided with a gate electrode and a plurality of emitter tips for emitting electrons. On the other hand, the anode plate facing the cathode plate is provided with a phosphor to realize colorization of the field emission display device.
여기서, 전계 방출 표시 소자의 밝기는 에미터 팁의 전자 방출 능력에 의하여 결정되고, 에미터 팁의 전자 방출 능력은 에미터 팁을 구성하는 물질이 얼마만큼의 낮은 일함수를 갖는지에 따라 결정된다.Here, the brightness of the field emission display device is determined by the electron emission capability of the emitter tip, and the electron emission capability of the emitter tip is determined by how low the work function of the material constituting the emitter tip has.
종래에는 일함수가 4 내지 5eV 정도인 실리콘(Si), 몰리브덴(Mo), 텅스텐(W)과 같은 물질로 에미터 팁을 형성하였다.Conventionally, emitter tips are formed of materials such as silicon (Si), molybdenum (Mo), and tungsten (W) having a work function of about 4 to 5 eV.
여기서, 도 1을 참조하여, 실리콘으로 팁을 형성하는 방법에 대하여 설명하면 다음과 같다.Referring to FIG. 1, a method of forming a tip from silicon is described below.
종래의 실리콘으로 팁을 형성하는 방법은, 도 1에 도시된 바와같이, 실리콘 기판(1) 상부에 소정의 패턴(도시되지 않음)을 형성한 다음, 소정 패턴(도시되지 않음)을 마스크로 하여, 실리콘 기판(1)을 등방성 식각한다. 이때, 상기 등방성 식각시 오버에칭을 실시하여 패턴 하부의 실리콘이 원추 형태가 되도록 한다. 여기서, 원추 형태로 형성된 식각된 부분을 팁(4)이라 한다.In the conventional method of forming a tip from silicon, as shown in FIG. 1, a predetermined pattern (not shown) is formed on the silicon substrate 1, and then a predetermined pattern (not shown) is used as a mask. The silicon substrate 1 is isotropically etched. In this case, the silicon under the pattern is conical by performing overetching during the isotropic etching. Here, the etched portion formed in the shape of a cone is called the tip 4.
그다음, 팁(2) 양측에 실리콘 산화막 및 몰리브덴층을 전자빔선 증착(E - beam evaporation) 하여 게이트 산화막(2) 및 게이트 전극(3)을 형성한다.Next, the silicon oxide film and the molybdenum layer are formed on both sides of the tip 2 by electron beam evaporation to form the gate oxide film 2 and the gate electrode 3.
그러나, 상기한 종래의 전계 방출 표시 소자는 다음과 같은 문제점을 갖는다.However, the conventional field emission display device described above has the following problems.
일반적으로 팁은 뾰족하게 형성되어야 다량의 전류를 방출시킬 수 있다. 그러나 종래 기술에 따르면 원추 형태로 실리콘 팁을 만드는 것은 실질적으로 어려워, 팁의 끝 부분을 뾰족하게 만드는데 어려움이 있다. 또한, 이와같이 원추 형태의 팁을 제작할때에는 팁을 구성하는 물질의 손실이 많다.In general, the tip must be pointed to release a large amount of current. However, according to the prior art, it is practically difficult to make a silicon tip in the form of a cone, which makes it difficult to sharpen the tip of the tip. In addition, when manufacturing the tip in the form of a cone like this there is a lot of loss of material constituting the tip.
또한, 상기와 같은 방식에 따르면, 다수개의 팁의 형상이 모두 균일하게 형성되지 않으므로, 균일도가 매우 떨어진다.In addition, according to the above method, since the shapes of the plurality of tips are not all formed uniformly, the uniformity is very poor.
상기와 같은 이유들로 인하여, 전계 방출 표시 소자는 방출 전류의 양이 적어지게 되고, 동작 전압도 높아지게 된다.For the above reasons, the field emission display device has a smaller amount of emission current and a higher operating voltage.
더구나, 종래의 전계 방출 표시 소자는 대부분 전자선 증착 방식에 의하여 게이트 산화막 및 게이트 전극이 형성되는데, 상기 전자선 증착 방식은 소형 패널에는 용이하게 막들을 증착할 수 있지만, 대형 패널에서는 막들의 증착 균일도가 떨어진다는 단점이 있다.In addition, in the conventional field emission display device, a gate oxide film and a gate electrode are formed by an electron beam deposition method. The electron beam deposition method can easily deposit films on a small panel, but the deposition uniformity of films is poor in a large panel. Has its drawbacks.
따라서, 본 발명의 목적은 방출 전류의 양을 증대시키고, 동작 전압을 낮출 수 있으면서, 대형 패널에 적용할 수 있는 전계 발광 표시 소자의 제조방법을 제공하는 것이다.Accordingly, it is an object of the present invention to provide a method of manufacturing an electroluminescent display device that can be applied to a large panel while increasing the amount of emission current and lowering an operating voltage.
도 1은 종래의 전계 방출 표시 소자의 단면도.1 is a cross-sectional view of a conventional field emission display device.
도 2a 내지 도 2g는 본 발명에 따른 전계 방출 표시 소자의 제조방법을 설명하기 위한 각 공정별 단면도.2A to 2G are cross-sectional views of respective processes for explaining a method of manufacturing a field emission display device according to the present invention.
(도면의 주요 부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)
11 - 실리콘 기판 12 - 희생막11-silicon substrate 12-sacrificial film
13 - 폴리실리콘막 13a - 팁13-polysilicon film 13a-tips
14 - 실리콘 산화막 14a - 게이트 산화막14-Silicon Oxide 14a-Gate Oxide
15 - 몰리브덴 막 15a - 게이트 전극15-molybdenum film 15a-gate electrode
상기 목적을 달성하기 위한 본 발명은, 실리콘 기판 상부에 원통 형태의 희생막을 형성하는 단계와, 상기 희생막을 마스크로 하여, 실리콘 기판을 소정 깊이만큼 등방성 식각하는 단계와, 상기 실리콘 기판 표면 및 희생막 표면에 폴리실리콘막을 증착하는 단계와, 상기 폴리실리콘막을 비등방성 식각하여, 희생막 측벽 및 실리콘 기판 측벽에 폴리실리콘막으로 된 스페이서를 형성하는 단계와, 상기 실리콘 기판 결과물 상부에 게이트 산화막용 물질을 증착하는 단계와, 상기 게이트 산화막용 물질 상부에 게이트 전극용 물질을 증착하는 단계와, 상기 게이트 전극용 물질을 게이트 전극 형태로 패터닝하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 마스크로 하여 상기 게이트 산화막용 물질을 식각하여, 게이트 산화막을 형성하는 단계, 및 상기 희생층을 제거하여 실린더 형태의 폴리실리콘팁을 형성하는 단계를 포함하는 것을 특징으로 한다.The present invention for achieving the above object, the step of forming a cylindrical sacrificial film on the silicon substrate, using the sacrificial film as a mask, isotropic etching the silicon substrate by a predetermined depth, the silicon substrate surface and the sacrificial film Depositing a polysilicon film on a surface, anisotropically etching the polysilicon film to form a spacer of a polysilicon film on the sidewalls of the sacrificial film and the sidewalls of the silicon substrate, and forming a gate oxide material on the silicon substrate resultant. Depositing, depositing a gate electrode material on the gate oxide material, patterning the gate electrode material in the form of a gate electrode to form a gate electrode, and using the gate electrode as a mask Etching the material for the gate oxide film to form a gate oxide film, and a phase Removing the sacrificial layer to form a polysilicon tip in the form of a cylinder.
본 발명에 의하면, 팁을 희생층을 이용한 실린더 스페이서 방식으로 형성하고, 게이트 산화막과 게이트 전극 물질을 각각 APCVD 방법과 스퍼터링 방법으로 형성하여, 게이트 전극과 팁과의 간격을 줄인다.According to the present invention, the tip is formed by the cylinder spacer method using the sacrificial layer, and the gate oxide film and the gate electrode material are formed by the APCVD method and the sputtering method, respectively, to reduce the gap between the gate electrode and the tip.
아울러, 팁이 도핑된 폴리실리콘막을 이용하면서 실린더 스페이서 형태의 팁을 형성하므로써, 방출 전류의 양을 증대된다.In addition, by forming a tip in the form of a cylinder spacer while using the polysilicon film doped with the tip, the amount of discharge current is increased.
(실시예)(Example)
이하 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 자세히 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2g는 본 발명의 일실시예에 따른 전계 방출 표시 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.2A to 2G are cross-sectional views of respective processes for explaining a method of manufacturing a field emission display device according to an exemplary embodiment of the present invention.
본 발명에 따른 바람직한 실시예는,도 2a에 되시된 바와 같이, 먼저 불순물도핑이 이루어지고, 웰 드라이브 인(Well drive-in)이 진행된 실리콘 기판(11)상부에 희생층(12)을 APCVD (atmosphere pressure chemical vapor deposition)방식으로 4500 내지 5500Å 정도 증착한다. 이때, 희생층(12)은 실리콘 기판(11)과 식각율이 상이한 물질이면서, 선택적 식각이 가능한 PSG(phosphorus silicate glass) 물질로 형성한다.According to the preferred embodiment of the present invention, as shown in FIG. 2A, the sacrificial layer 12 is deposited on the silicon substrate 11 on which the impurity doping is performed first and the well drive-in is performed. It is deposited by 4500 to 5500 Pa by atmosphere pressure chemical vapor deposition). In this case, the sacrificial layer 12 is formed of a PSG (phosphorus silicate glass) material, which is a material having a different etching rate from that of the silicon substrate 11 and capable of selective etching.
그 다음, 희생층(12)을 원통 형태(disk shape)로 패터닝한다음, 원통 형태의 희생층(12)을 마스크로 하여 실리콘 기판(11)을 약 5500 내지 6500Å 깊이로 등방성 식각한다. 이때, 등방성 식각으로 희생층(12) 하단의 실리콘 기판(11)에는 언더 컷(under cut)이 발생된다. 상기 등방성 식각시 식각 가스로는 SF6가스를 이용한다.Next, the sacrificial layer 12 is patterned into a disk shape, and then the silicon substrate 11 is isotropically etched to a depth of about 5500 to 6500 하여 using the cylindrical sacrificial layer 12 as a mask. At this time, an under cut is generated in the silicon substrate 11 below the sacrificial layer 12 by isotropic etching. In the isotropic etching, SF 6 gas is used as an etching gas.
이어서, 도 2b에서와 같이, 식각이 진행된 실리콘 기판(11) 및 희생층(12) 표면에 폴리실리콘막(13)을 LPCVD(low pressure chemical vapor deposition) 방식으로 약 900 내지 1100Å 정도 증착한다. 이때, 폴리실리콘막(13)은 불순물이 도핑된 막을 사용함이 바람직하다.Subsequently, as shown in FIG. 2B, the polysilicon layer 13 is deposited on the surface of the silicon substrate 11 and the sacrificial layer 12 where the etching has been performed by LPCVD (low pressure chemical vapor deposition). At this time, it is preferable that the polysilicon film 13 be a film doped with impurities.
그다음, 도 2c에 도시된 바와 같이, 상기 폴리실리콘막(13)을 RIE(reactive ion etching)법으로 비등방성 식각하여, 희생층(12)의 측벽 및 실리콘 기판(11)의 언더컷 부위에 남도록 한다.Next, as shown in FIG. 2C, the polysilicon layer 13 is anisotropically etched by using reactive ion etching (RIE), so as to remain on the sidewall of the sacrificial layer 12 and the undercut portion of the silicon substrate 11. .
이어서, 도 2d에 도시된 바와 같이, 실리콘 기판(11) 및 희생층(12) 상부에 실리콘 산화막(14)을 APCVD 방식으로 형성한다음, 실리콘 산화막(14) 상부에 스퍼터링 방식으로 게이트 전극용 금속막인 몰리브덴막(15)을 형성한다. 이때, 상기 실리콘 산화막(14)은 11000 내지 12000Å 정도로 증착하고, 몰리브덴막(15)은 2500 내지 3500Å 정도로 증착함이 바람직하다.Subsequently, as shown in FIG. 2D, the silicon oxide film 14 is formed on the silicon substrate 11 and the sacrificial layer 12 by APCVD, and then the metal for the gate electrode is sputtered on the silicon oxide film 14. A molybdenum film 15 as a film is formed. At this time, the silicon oxide film 14 is deposited to about 11000 to 12000 kPa, and the molybdenum film 15 is preferably deposited to about 2500 to 3500 kPa.
그다음, 도 2e에 도시된 바와 같이, 몰리브덴막(15) 상부에 공지의 포토리소 그라피 공정에 의하여 게이트 전극 형성용 마스크 패턴(도시되지 않음)을 형성한다음, 이 마스크 패턴을 이용하여 몰리브덴막(15)을 패터닝하여 게이트 전극(15a)을 형성한 다음 마스크 패턴을 공지의 방식으로 제거한다.Next, as shown in FIG. 2E, a mask pattern (not shown) for forming a gate electrode is formed on the molybdenum film 15 by a known photolithography process, and then the molybdenum film ( Patterning 15) to form the gate electrode 15a and then removing the mask pattern in a known manner.
이어서, 도 2f에 도시된 바와 같이, 게이트 전극(15a)을 마스크로 이용하여 노출된 실리콘 산화막(14)을 패터닝하여, 게이트 산화막(14a)을 형성한다.Subsequently, as shown in FIG. 2F, the exposed silicon oxide film 14 is patterned using the gate electrode 15a as a mask to form a gate oxide film 14a.
그다음,도 2e에 도시된 바와 같이, 희생층(12)을 공지의 방식으로 제거하여, 실린더 스페이서 형태로 된 폴리실리콘 팁(13a)을 형성한다.Then, as shown in FIG. 2E, the sacrificial layer 12 is removed in a known manner to form a polysilicon tip 13a in the form of a cylinder spacer.
이때, 실리콘 산화막(14)과 몰리브덴 금속층(15)은 각각 APCVD 방법과 스퍼터링 방식으로 형성되므로, 희생층(12)의 높이에 의하여 단차가 지게 된다. 이 단차에 따라, 몰리브덴 금속층(15)으로 형성되는 게이트 전극(15a)과 팁(13a) 사이의 간격이 종래보다 좁아지게 되어, 동작 전압을 크게 개선시킬 수 있다.At this time, since the silicon oxide film 14 and the molybdenum metal layer 15 are formed by the APCVD method and the sputtering method, respectively, the step is reduced by the height of the sacrificial layer 12. According to this step, the distance between the gate electrode 15a formed from the molybdenum metal layer 15 and the tip 13a becomes narrower than before, and the operating voltage can be greatly improved.
또한, 상기 팁(13a)이 원통 형태를 둘러싸는 형태로 되어 있으면서, 끝이 뾰족한 스페이서 형태이므로, 종래의 원추형 보다 전류가 방출되는 면적이 더 커진다. 따라서, 전계 방출 전류의 양이 증대된다.In addition, since the tip 13a is in the form of a cylindrical shape and has a pointed spacer shape, the area where current is emitted is larger than that of the conventional conical shape. Thus, the amount of field emission current is increased.
더욱이, 실리콘막보다 전자 전달 능력이 우수한 도핑된 폴리실리콘막으로 스페이서가 형성되므로, 종래의 팁보다 전도 특성이 우수하다.Furthermore, since the spacer is formed of a doped polysilicon film having an electron transfer capability superior to that of the silicon film, the conductive properties are superior to those of the conventional tip.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 팁을 희생층을 이용한 실린더 스페이서 방식으로 형성하고, 게이트 산화막과 게이트 전극 물질을 각각 APCVD 방법과 스퍼터링 방법으로 형성하여, 게이트 전극과 팁과의 간격을 줄인다.As described in detail above, according to the present invention, the tip is formed by the cylinder spacer method using the sacrificial layer, and the gate oxide film and the gate electrode material are formed by the APCVD method and the sputtering method, respectively, so that the gap between the gate electrode and the tip. Reduce
아울러, 팁이 도핑된 폴리실리콘막을 이용하면서 실린더 스페이서 형태의 팁을 형성하므로써, 방출 전류의 양을 증대된다.In addition, by forming a tip in the form of a cylinder spacer while using the polysilicon film doped with the tip, the amount of discharge current is increased.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.In addition, this invention can be implemented in various changes within the range which does not deviate from the summary.
Claims (14)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980055671A KR100325076B1 (en) | 1998-12-17 | 1998-12-17 | Manufacturing method of field emission display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980055671A KR100325076B1 (en) | 1998-12-17 | 1998-12-17 | Manufacturing method of field emission display device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000040119A KR20000040119A (en) | 2000-07-05 |
| KR100325076B1 true KR100325076B1 (en) | 2002-07-03 |
Family
ID=19563349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980055671A KR100325076B1 (en) | 1998-12-17 | 1998-12-17 | Manufacturing method of field emission display device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100325076B1 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970030089A (en) * | 1995-11-28 | 1997-06-26 | 엄길용 | Manufacturing method of FED device having double gate oxide film |
| KR970051707A (en) * | 1995-12-20 | 1997-07-29 | 양승택 | Method of manufacturing field emission device |
-
1998
- 1998-12-17 KR KR1019980055671A patent/KR100325076B1/en not_active IP Right Cessation
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|---|---|
| KR20000040119A (en) | 2000-07-05 |
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
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| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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