KR19980048839A - Method of forming a contact hole in a semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 콘택 홀 형성 방법을 개시한다. 이는 질소(N)가 포함된 실리콘 화합물(SixNY) 및 질소(N)와 산소(O)가 포함된 실리콘 화합물(SiOxNY)중 어느 하나를 사용하여 도전층 상부에 캡핑층(capping layer)을 형성하는 제 1 단계; 캡핑층/도전층 상부에 절연 물질을 사용하여 층간 절연층을 형성하는 제 2 단계; 상기 층간 절연층과 상기 캡핑층의 식각 선택비를 이용하여 상기 캡핑층이 노출되도록 상기 층간 절연층을 식각하는 제 3 단계; 및 상기 캡핑층을 식각하는 제 4 단계로 이루어진다. 즉 단차가 다른 막질 상부에 식각 저지층 역할을 하는 캡핑층을 추가함으로써 콘택 홀 형성을 위한 식각 공정시 하부 막질의 손상(loss)을 최소화할 수 있다.The present invention discloses a method for forming a contact hole in a semiconductor device. This is accomplished by using a silicon compound (Si x N y ) containing nitrogen (N) and a silicon compound (SiO x N Y ) containing nitrogen (N) and oxygen (O) a capping layer; A second step of forming an interlayer insulating layer using an insulating material on the capping layer / conductive layer; A third step of etching the interlayer dielectric layer to expose the capping layer using the etch selectivity of the interlayer dielectric layer and the capping layer; And a fourth step of etching the capping layer. That is, by adding a capping layer serving as an etching stopper layer on top of another stepped portion, it is possible to minimize the damage of the underlying film during the etching process for forming the contact hole.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 콘택 홀 형성 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming a contact hole in a semiconductor device.
반도체 소자의 제조 공정 중 평탄화 공정에서는 하부 막질의 구조로 인해 단차가 발생하고, 이렇게 단차가 발생하는 막질 상에 콘택 홀을 형성하는 식각 공정을 진행하면 그 하부 막질이 손상되는 문제점이 있다.In the flattening process during the manufacturing process of the semiconductor device, a step is generated due to the structure of the lower film quality, and the lower film quality is damaged if the etching process for forming the contact hole on the film quality causing the step is performed.
본 발명이 이루고자 하는 기술적 과제는, 하부 막질의 손상(loss)을 최소화하기 위한 반도체 소자의 콘택 홀 형성 방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention provides a method of forming a contact hole in a semiconductor device for minimizing damage of a lower film.
도 1a 내지 도 1c는 본 발명에 의한 반도체 소자의 콘택 홀 형성 방법을 설명하기 위해 도시한 단면도들이다.1A to 1C are cross-sectional views illustrating a method of forming a contact hole in a semiconductor device according to the present invention.
상기 과제를 이루기 위하여 본 발명은, 질소(N)가 포함된 실리콘 화합물(SixNY) 및 질소(N)와 산소(O)가 포함된 실리콘 화합물(SiOxNY)중 어느 하나를 사용하여 도전층 상부에 캡핑층(capping layer)을 형성하는 제 1 단계; 캡핑층/도전층 상부에 절연 물질을 사용하여 층간 절연층을 형성하는 제 2 단계; 상기 층간 절연층과 상기 캡핑층의 식각 선택비를 이용하여 상기 캡핑층이 노출되도록 상기 층간 절연층을 식각하는 제 3 단계; 및 상기 캡핑층을 식각하는 제 4 단계를 구비하는 것을 특징으로 하는 반도체 소자의 콘택 홀 형성 방법을 제공한다.According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor device, which includes using a silicon compound (Si x N Y ) containing nitrogen (N) and a silicon compound (SiO x N Y ) containing nitrogen (N) A first step of forming a capping layer on the conductive layer; A second step of forming an interlayer insulating layer using an insulating material on the capping layer / conductive layer; A third step of etching the interlayer dielectric layer to expose the capping layer using the etch selectivity of the interlayer dielectric layer and the capping layer; And a fourth step of etching the capping layer.
상기 제 3 단계에서는 탄소(C)와 불소(F)를 포함하는 혼합 가스를 사용하여 식각하는 것이 바람직하다.In the third step, it is preferable to etch using a mixed gas containing carbon (C) and fluorine (F).
또한 상기 제 4 단계에서는 C2F6및Ar을 포함한 혼합 가스를 사용하여 식각하는 것이 바람직하다.In the fourth step, it is preferable to etch using a mixed gas containing C 2 F 6 and Ar.
따라서 본 발명에 의한 반도체 소자의 콘택 홀 형성 방법은, 단차가 다른 막질 상부에 식각 저지층 역할을 하는 캡핑층을 추가함으로써 콘택 홀 형성을 위한 식각 공정시 하부 막질의 손상(loss)을 최소화할 수 있다.Accordingly, the method of forming a contact hole of a semiconductor device according to the present invention can minimize the damage of the underlying film during the etching process for forming a contact hole by adding a capping layer serving as an etching stopper layer on the top of the film having different steps have.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will now be described in detail with reference to the accompanying drawings.
도 1a 내지 도 1c는 본 발명에 의한 반도체 소자의 콘택 홀 형성 방법을 설명하기 위해 도시한 단면도들이다.1A to 1C are cross-sectional views illustrating a method of forming a contact hole in a semiconductor device according to the present invention.
도면 참조 번호 1은 제 1 도전층을, 3은 제 2 도전층을, 5는 제 1 캡핑층을, 7·7a는 제 1 층간 절연층을, 9는 제 3 도전층을, 11은 제 2 캡핑층을, 13·13a는 제 2 층간 절연층을, 15는 감광막 패턴을 그리고 16a·16b·16c·16a'·16b'·16c'는 콘택 홀을 각각 나타낸다.Reference numeral 1 denotes a first conductive layer, 3 denotes a second conductive layer, 5 denotes a first capping layer, 7. 7a denotes a first interlayer insulating layer, 9 denotes a third conductive layer, 11 denotes a second Reference numeral 13. 13a denotes a second interlayer insulating layer. Reference numeral 15 denotes a photoresist pattern. Reference numerals 16a, 16b, 16c, 16a ', 16b' and 16c 'denote contact holes.
도 1a를 참조하면, 제 1 도전층(1) 상에 도전 물질을 증착한 후 패터닝하여 제 2 도전층(3)을 형성하는 공정, 상기 제 1 도전층(1)과 제 2 도전층(3)을 감싸는 제 1 캡핑층(capping layer, 5)을 형성하는 공정, 절연 물질을 사용하여 상기 제 1 캡핑층(5) 상에 제 1 층간 절연층(7)을 형성하는 공정, 상기 제 1 층간 절연층(7) 상에 도전 물질을 증착한 후 패터닝하여 제 3 도전층(9)을 형성하는 공정, 상기 제 3 도전층(9) 상부에 제 2 캡핑층(11)을 형성하는 공정, 절연 물질을 사용하여 상기 제 2 캡핑층(11) 상에 제 2 층간 절연층(13)을 형성하는 공정, 상기 제 2 층간 절연층(13) 상에 감광막(후속 공정에서 감광막 패턴(15)으로 패터닝됨)을 증착하는 공정 그리고 상기 공정들로 형성된 결과물에서 콘택 沂을 형성될 부분이 노출되도록 상기 감광막을 식각하여 감광막 패턴(15)을 형성하는 공정을 차례로 진행한다.1A, a step of forming a second conductive layer 3 by depositing a conductive material on a first conductive layer 1 and then patterning the conductive layer 3, forming a first conductive layer 1 and a second conductive layer 3 Forming a capping layer 5 surrounding the first capping layer 5, forming a first interlayer insulating layer 7 on the first capping layer 5 using an insulating material, A step of forming a third conductive layer 9 by depositing a conductive material on the insulating layer 7 and then patterning the conductive layer 9, a step of forming a second capping layer 11 on the third conductive layer 9, A step of forming a second interlayer insulating layer 13 on the second capping layer 11 by using a material to form a second interlayer insulating layer 13 on the second interlayer insulating layer 13, The photoresist pattern 15 is then patterned so as to expose a part to be formed with the contact layer in the resultant product formed by the processes, It advances the process to turn.
상기 제 1/2/3 도전층(1,3,9)은 반도체 소자에 있어서 반도체 기판, 게이트 전극 또는 배선층이 될 수 있는데, 이는 불순물이 도핑된 다결정 실리콘, 불순물이 도핑되지 않은 다결정 실리콘, 금속 및 실리사이드등 중에서 어느 하나로 구성할 수 있다.The first, second and third conductive layers 1, 3, and 9 may be a semiconductor substrate, a gate electrode, or a wiring layer in a semiconductor device. The first, second, and third conductive layers may be formed of polycrystalline silicon doped with impurities, polycrystalline silicon not doped with impurities, And silicide.
상기 제 1/2 층간 절연층(7,13)은 절연 물질, 예컨대 SiO2를 사용하여 형성한다.The first half interlayer insulating layers 7 and 13 are formed using an insulating material such as SiO 2 .
상기 제 1/2 캡핑층(5, 11)은 후속되는 콘택 홀 형성을 위한 식각 공정시 식각 저지층(etch stop layer)으로 이용하기 위한 것으로서, 상기 제 1/2 층간 절연층(7,13)의 구성 물질과 높은 식각 선택비를 가진 물질, 예컨대 질소(N)가 포함된 실리콘 화합물(SixNY) 및 질소(N)와 산소(O)가 포함된 실리콘 화합물(SiOxNY)중 어느 하나를 사용하여 형성한다.The first and second capping layers 5 and 11 are used as an etch stop layer in a subsequent etching process for forming a contact hole, A silicon compound (Si x N Y ) containing nitrogen (N) and a silicon compound (SiO x N Y ) containing nitrogen (N) and oxygen (O) Is formed using any one of them.
도 1b를 참조하면, 상기 감광막 패턴(15)을 마스크로하고 탄소(C)와 불소(F)를 포함하는 혼합 가스를 사용하여 상기 제 1 층간 절연층(7)과 제 2 층간 절연층(13)을 식각한다.1B, using the photoresist pattern 15 as a mask and using a mixed gas containing carbon (C) and fluorine (F), the first interlayer insulating layer 7 and the second interlayer insulating layer 13 ) Is etched.
이는 상기 제 1/2 층간 절연층(7,13)의 구성 물질과 상기 제 1/2 캡핑층(5, 11)과의 높은 식각 선택비를 이용한 것으로서, 탄소(C)에 대한 불소(F)의 비율이 3보다 크지 않은(F/C≤3) 혼합 가스를 사용하는데 여기에는 C2F6, C3F8, C4F8, CH2F2, CH3F등이 있다.This is due to the high etch selectivity between the constituent materials of the first and second ½ insulating layers 7 and 13 and the ½ capping layer 5 and 11, (F / C < / = 3) mixed gas having a ratio of not more than 3, such as C 2 F 6 , C 3 F 8 , C 4 F 8 , CH 2 F 2 and CH 3 F.
그 결과 상기 제 1/2 도전층(1,3) 상부에는 단차가 큰 콘택 홀(16a, 16b)이 형성되고, 상기 제 3 도전층(9) 상부에는 단차가 낮은 콘택 홀(16c)이 형성된다.As a result, contact holes 16a and 16b having a large step are formed on the first and second conductive layers 1 and 3, and a contact hole 16c having a low step is formed on the third conductive layer 9 do.
즉 상기 제 1/2 캡핑층(5, 11)은 그 하부의 제 1/2/3 도전층(1,3,9)이 식각되는 것을 방지하는 식각 저지층 역할을 한다.That is, the first and second capping layers 5 and 11 serve as an etch stop layer to prevent the first and second / third conductive layers 1, 3 and 9 from being etched.
도 1C를 참조하면, CO, C2F6및Ar을 포함한 혼합 가스를 사용하여 상기 제 1/2/3 도전층(1,3,9)이 노출되도록 상기 제 1/2 캡핑층(5, 11)을 식각한다.Referring to FIG. 1C, a mixed gas containing CO, C 2 F 6, and Ar is used to expose the first / second capping layer 5, 11) is etched.
이때 CO, C2F6및Ar을 포함한 혼합 가스에 CHF3를 추가하여 사용할 수 있고 CO 대신 CO2또는 O2를 사용할 수 있다.In this case, CHF 3 may be added to the mixed gas containing CO, C 2 F 6, and Ar, and CO 2 or O 2 may be used instead of CO.
그 결과 상기 제 1/2 캡핑층(5, 11)의 하부 막질인 제 1/2/3 도전층(1,3,9)에 손상(loss)이 나타나지 않게 콘택 홀(16a',16b',16c')을 형성한다.As a result, the contact holes 16a ', 16b', and 16b 'are formed so as not to cause damage to the first, second, and third conductive layers 1, 3, and 9, 16c '.
이어서 상기 감광막 패턴(15)을 제거한다.Then, the photoresist pattern 15 is removed.
본 발명은 이에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.It is obvious that the present invention is not limited thereto and that many modifications are possible within the technical scope of the present invention by those skilled in the art.
이상, 설명된 바와 같이 본 발명에 의한 반도체 소자의 콘택 홀 형성 방법은, 단차가 다른 막질 상부에 식각 저지층 역할을 하는 캡핑층을 추가함으로써 콘택 홀 형성을 위한 식각 공정시 하부 막질의 손상(loss)을 최소화할 수 있다.As described above, the method of forming a contact hole of a semiconductor device according to the present invention can improve a contact hole forming property by adding a capping layer serving as an etching stopper layer on top of a film having a different step, ) Can be minimized.
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