KR19980047701A - Capacitor Manufacturing Method of Semiconductor Device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 239000003990 capacitor Substances 0.000 title claims abstract description 26
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 39
- 229920005591 polysilicon Polymers 0.000 claims abstract description 39
- 238000003860 storage Methods 0.000 claims abstract description 27
- 238000000034 method Methods 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 239000000463 material Substances 0.000 claims abstract description 11
- 230000000873 masking effect Effects 0.000 claims abstract description 9
- 238000000151 deposition Methods 0.000 claims abstract description 3
- 229920002120 photoresistant polymer Polymers 0.000 claims description 19
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- 150000004767 nitrides Chemical class 0.000 claims description 6
- 239000012535 impurity Substances 0.000 claims description 3
- 238000010030 laminating Methods 0.000 claims description 2
- 239000011810 insulating material Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 description 58
- 239000011229 interlayer Substances 0.000 description 4
- 238000005530 etching Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
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Abstract
본 발명은 간단한 공정을 통해 캐피시터의 용량을 증가시켜 고집적 메로리소자에 적당하도록 한 반도체소자의 캐패시터 제조방법을 제공하기 위한 것이다.The present invention is to provide a method of manufacturing a capacitor of a semiconductor device to increase the capacity of the capacitor through a simple process to be suitable for a highly integrated memory device.
이를 위한 반도체소자의 캐패시터 제조방법은 반도체기판상에 제 1, 제 2 절연층을 적층형성한 후 상기 제 2 절연층상에 제 1 폴리실리콘층을 형성하는 공정과, 상기 제 1 폴리실리콘층상에 제 3 절연층을 형성한 후 스토리지 노드콘택용 마스크를 이용한 제 3 절연층과 제 1 폴리실리콘층, 제 2, 제 1 절연층을 선택적으로 제거하여 상기 기판이 노출되도록 스토리지 노드콘택을 형성하는 공정과, 상기 스토리지 노드콘택 및 이를 중심으로 상기 제 3 절연층상에 오버랩되는 마스킹물질을 증착하는 공정과, 마스킹물질 하부의 제 3 절연층과 제 1 폴리실리콘층을 선택적으로 제거하는 공정과, 상기 마스킹물질을 제거한 후 전면에 제 2 폴리실리콘층을 형성하고 상기 제 2 폴리실리콘층을 식각하여 상기 제 3 절연층 및 제 1 폴리실리콘층의 양측면에 제 2 폴리실리콘층으로 이루어진 필라(Pillar)를 형성하는 공정 그리고 상기 제 3 절연층을 제거하는 공정을 포함하여 이루어진다.A method of manufacturing a capacitor of a semiconductor device for this purpose is to form a first polysilicon layer on the second insulating layer after the first and second insulating layers are laminated on a semiconductor substrate, and the first polysilicon layer on the first polysilicon layer Forming a storage node contact so that the substrate is exposed by selectively removing the third insulating layer, the first polysilicon layer, the second and the first insulating layer using the mask for the storage node contact after forming the insulating layer; Depositing a masking material overlapping the storage node contact and the third insulating layer around the storage node contact, selectively removing a third insulating layer and a first polysilicon layer under the masking material; After removing the second polysilicon layer is formed on the front surface and the second polysilicon layer is etched to the second polysilicon on both sides of the third insulating layer and the first polysilicon layer And forming a pillar made of a ribon layer and removing the third insulating layer.
Description
본 발명은 반도체소자 제조방법에 관한 것으로 특히, 고집적 메모리소자에 적합하도록 한 캐패시터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a capacitor suitable for a highly integrated memory device.
이하, 종래 반도체소자의 캐패시터 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.Hereinafter, a method of manufacturing a capacitor of a conventional semiconductor device will be described with reference to the accompanying drawings.
도 1a 내지 1d는 종래 반도체소자의 캐패시터 제조방법을 나타낸 공정단면도이다.1A to 1D are cross-sectional views illustrating a method of manufacturing a capacitor of a conventional semiconductor device.
먼저, 도 1a에 도시한 바와 같이 반도체기판(11)상에 층간절연층(12)을 형성하고 상기 층간절연층(12)상에 질화막(13)을 증착한다.First, as shown in FIG. 1A, an interlayer insulating layer 12 is formed on a semiconductor substrate 11, and a nitride film 13 is deposited on the interlayer insulating layer 12.
그리고 상기 질화막(13)상에 포토레지스터(14)를 도포한 후 노광 및 현상공정으로 상기 포토레지스트(14)를 패터닝하여 캐패시터의 스토리지노드 콘택을 위한 콘택 마스크를 형성한다.After the photoresist 14 is coated on the nitride layer 13, the photoresist 14 is patterned by an exposure and development process to form a contact mask for storage node contact of a capacitor.
이어, 상기 패터닝된 포토레지스트(14)를 마스크로 이용하여 그 하부의 질화막(13)과 층간절연층(12)을 선택적으로 제거하여 스토리지 노드콘택(15)을 형성한다.Subsequently, the nitride layer 13 and the interlayer insulating layer 12 below are selectively removed using the patterned photoresist 14 as a mask to form a storage node contact 15.
그리고 도 1b에 도시한 바와 같이 상기 포토레지스트(14)를 제거한 후 상기 스토리지 노드콘택(15)을 포함한 질화막(13)상에 제 1 폴리실리콘층(16)을 형성한 후 상기 제 1 폴리실리콘층(16)상에 불순물이 도핑되지 않은 실리카 글래스(USG : Undoped Silicar Glass)산화막(17)을 증착한다.As shown in FIG. 1B, after the photoresist 14 is removed, the first polysilicon layer is formed on the nitride layer 13 including the storage node contact 15. An impurity doped silica glass (USG: Undoped Silicar Glass) oxide film 17 is deposited on (16).
이어 상기 실리카 글래스 산화막(17)상에 포토레지스트(18)를 도포하고 이를 패터닝한 후 상기 패터닝된 포토레지스트(18)를 마스크로 이용하여 그 하부의 실리카 글래스 산화막(17)과 제 1 폴리실리콘층(16)을 선택적으로 제거하여 스토리지 노드패턴을 형성한다.Subsequently, after the photoresist 18 is coated on the silica glass oxide film 17 and patterned, the silica glass oxide film 17 and the first polysilicon layer below the patterned photoresist 18 are used as a mask. (16) is selectively removed to form a storage node pattern.
이어, 도 1c에 도시한 바와 같이 상기 포토레지스트(18)를 제거한 후 노출된 실리카 글래스 산화막(17)을 포함한 전면에 제 2 폴리실리콘층을 형성한 다음, 상기 제 2 폴리실리콘층을 에치백하여 상기 스토리지 노드 및 실리카 글래스 산화막(17)의 양측면에 제 2 폴리실리콘측벽(19)을 형성한다.Subsequently, as shown in FIG. 1C, after the photoresist 18 is removed, a second polysilicon layer is formed on the entire surface including the exposed silica glass oxide layer 17. Then, the second polysilicon layer is etched back. Second polysilicon sidewalls 19 are formed on both sides of the storage node and the silica glass oxide layer 17.
그리고 도 1d에 도시한 바와 같이 상기 실리카 글래스 산화막(17)을 습식식각하여 제거하면 실린더 구조를 갖는 캐패시터 스토리지 노드가 형성된다.As shown in FIG. 1D, when the silica glass oxide layer 17 is wet-etched and removed, a capacitor storage node having a cylindrical structure is formed.
그러나 이와 같은 종래의 반도체소자의 캐패시터 제조방법은 캐패시터 용량이 작아 고집적 메모리소자에 부적합한 문제점이 있었다.However, such a conventional method of manufacturing a capacitor of a semiconductor device has a problem in that it is unsuitable for a highly integrated memory device due to a small capacitor capacity.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로서 간단한 공정을 통해 캐패시터의 용량을 증가시켜 고집적 메모리소자에 적당한 반도체소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, and an object thereof is to provide a method of manufacturing a capacitor of a semiconductor device suitable for a highly integrated memory device by increasing the capacity of the capacitor through a simple process.
도 1a 내지 1d는 종래 반도체소자의 캐패시터 제조방법을 나타낸 공정단면도1A through 1D are cross-sectional views illustrating a method of manufacturing a capacitor of a conventional semiconductor device.
도 2a 내지 2g는 본 발명에 따른 반도체소자의 캐패시터 제조방법을 나타낸 공정단면도2A to 2G are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
21 : 반도체기판22 : 제 1 절연층21 semiconductor substrate 22 first insulating layer
23 : 제 2 절연층24 : 제 1 폴리실리콘층23: second insulating layer 24: first polysilicon layer
25 : 제 3 절연층26 : 제 1 포토레지스트25: third insulating layer 26: first photoresist
27 : 스토리지 노드콘택28 : 제 2 포토레지스트27: storage node contact 28: second photoresist
29 : 필라(Pillar)29: Pillar
상기의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 캐패시터 제조방법은 반도체기판상에 제 1, 제 2 절연층을 적층형성한 후 상기 제 2 절연층상에 제 1 폴리실리콘층을 형성하는 공정과, 상기 제 1 폴리실리콘층상에 제 3 절연층을 형성한 후 스토리지 노드콘택용 마스크를 이용한 제 3 절연층과 제 1 폴리실리콘층, 제 2, 제 1 절연층을 선택적으로 제거하여 상기 기판이 노출되도록 스토리지 노드콘택을 형성하는 공정과, 상기 스토리지 노드콘택 및 이를 중심으로 상기 제 3 절연층상에 오버랩되는 마스킹물질을 증착하는 공정과, 마스킹물질 하부의 제 3 절연층과 제 1 폴리실리콘층을 선택적으로 제거하는 공정과, 상기 마스킹물질을 제거한 후 전면에 제 2 폴리실리콘층을 형성하고 상기 제 2 폴리실리콘층을 식각하여 상기 제 3 절연층 및 제 1 폴리실리콘층의 양측면에 제 2 폴리실리콘층으로 이루어진 필라(Pillar)를 형성하는 공정 그리고 상기 제 3 절연층을 제거하는 공정을 포함하여 이루어진다.According to an aspect of the present invention, there is provided a method of manufacturing a capacitor of a semiconductor device, the method comprising: forming a first polysilicon layer on the second insulating layer after laminating first and second insulating layers on a semiconductor substrate; And forming a third insulating layer on the first polysilicon layer and selectively removing the third insulating layer, the first polysilicon layer, the second and the first insulating layer using a mask for a storage node contact to expose the substrate. Forming a storage node contact, depositing a masking material overlapping the storage node contact and the third insulating layer around the storage node contact, and selectively selecting a third insulating layer and a first polysilicon layer under the masking material. Removing the masking material and forming a second polysilicon layer on a front surface thereof, and etching the second polysilicon layer to etch the third insulating layer and the first pole. And forming a pillar made of a second polysilicon layer on both sides of the silicon layer and removing the third insulating layer.
이하, 본 발명에 따른 반도체소자의 캐패시터 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.Hereinafter, a method of manufacturing a capacitor of a semiconductor device according to the present invention will be described with reference to the accompanying drawings.
도 2a 내지 2g는 본 발명에 따른 반도체소자의 캐패시터 제조방법을 나타낸 공정단면도이다.2A to 2G are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to the present invention.
먼저, 도 2a에 도시한 바와 같이 복수개의 게이트전극(G)이 형성된 반도체기판(21)상에 제 1 절연층(22)과 제 2 절연층(23)을 차례로 형성한다.First, as shown in FIG. 2A, a first insulating layer 22 and a second insulating layer 23 are sequentially formed on the semiconductor substrate 21 on which the plurality of gate electrodes G are formed.
그리고 상기 제 2 절연층(23)상에 제 1 폴리실리콘층(24)과 제 3 절연층(25)을 차례로 형성한다.The first polysilicon layer 24 and the third insulating layer 25 are sequentially formed on the second insulating layer 23.
이때 상기 제 1 폴리실리콘층(24)의 두께는 1000~2000Å의 범위로 하며 상기 제 3 절연층(25)의 두께는 5000~8000Å의 범위로 한다.At this time, the thickness of the first polysilicon layer 24 is in the range of 1000 ~ 2000Å and the thickness of the third insulating layer 25 is in the range of 5000 ~ 8000Å.
이어, 상기 제 3 절연층(25)상에 제 1 포토레지스트(26)를 도포한 후 노광 및 현상공정을 통해 상기 제 1 포토레지스트(26)를 패티닝한다.Subsequently, the first photoresist 26 is coated on the third insulating layer 25, and then the first photoresist 26 is patterned through an exposure and development process.
이때 상기 제 1 절연층(22)은 층간절연층이고 상기 제 2 절연층(23)의 물질은 질화막으로서 그 두계는 800~1200Å의 범위로 한다.At this time, the first insulating layer 22 is an interlayer insulating layer, and the material of the second insulating layer 23 is a nitride film whose thickness is in the range of 800 to 1200 kPa.
또한 상기 제 3 절연층(25)은 불순물이 도핑되지 않은 실리카 글래스 산화막이다.In addition, the third insulating layer 25 is a silica glass oxide film doped with impurities.
그리고 상기 패터닝된 제 1 포토레지스트(26)를 마스크로 이용하여 그 하부의 제 3 절연층(25)과, 제 1 폴리실리콘층(24)과, 제 2, 제 1 절연층(23, 22)을 선택적으로 제거하여 반도체기판(21)의 표면이 노출되도록 스토리지 노드콘택(27)을 형성한다.The third insulating layer 25, the first polysilicon layer 24, and the second and first insulating layers 23 and 22 thereunder using the patterned first photoresist 26 as a mask. Is selectively removed to form a storage node contact 27 to expose the surface of the semiconductor substrate 21.
이때 상기 스토리지 노트콘택의 홀 사이즈는 0.15~0.2㎛의 범위로 한다.At this time, the hole size of the storage note contact is 0.15 ~ 0.2㎛ range.
이어서, 도 2b에 도시한 바와 같이 상기 제 1 포토레지스트(26)를 제거한 후 도 2c에 도시한 바와 같이 상기 스토리지 노드콘택(27)을 포함한 전면에 제 2 포토레지스트(28)를 도포한 후 노광 및 현상공정을 통해 상기 스토리지 노드콘택을 중심으로 양측의 제 3 절연층(25)에 소정부분이 걸쳐지도록 상기 제 2 포토레지스트(28)를 패터닝한다.Subsequently, the first photoresist 26 is removed as shown in FIG. 2B, and then the second photoresist 28 is coated on the entire surface including the storage node contact 27 as shown in FIG. 2C, followed by exposure. And patterning the second photoresist 28 such that a predetermined portion is extended to the third insulating layers 25 on both sides of the storage node contact through the developing process.
그리고 도 2d에 도시한 바와 같이 상기 패터닝된 제 2 포토레지스트(28)를 마스크로 이용하여 그 하부의 제 3 절연층(25)과 제 1 폴리실리콘층(24)을 선택적으로 제거하여 상기 제 2 절연층(23)의 표면을 노출시킨다.As shown in FIG. 2D, the second insulating layer 25 and the first polysilicon layer 24 are selectively removed using the patterned second photoresist 28 as a mask. The surface of the insulating layer 23 is exposed.
이어서, 도 2e에 도시한 바와 같이 상기 제 2 포토레지스트(28)를 제거하여 반도체기판(21)을 노출시킨다.Next, as shown in FIG. 2E, the second photoresist 28 is removed to expose the semiconductor substrate 21.
여기서 상기 제 2 포토레지스트(28) 대신에 절연막을 적용할 수 있으며 절연막 적용시 식각공정을 행하여 절연막을 제거한다.In this case, an insulating film may be applied instead of the second photoresist 28, and the insulating film is removed by performing an etching process when the insulating film is applied.
그리고 도 2f에 도시한 바와 같이 노출된 반도체기판(21)을 포함한 전면에 제 2 폴리실리콘층을 형성한 후 에치백하여 상기 제 3 절연층(25)과 제 1 폴리실리콘층(24)의 양측면에 필라(Pillar)(29)를 형성하고 스토리지 노드콘택(27)을 매립한다.As shown in FIG. 2F, a second polysilicon layer is formed on the entire surface including the exposed semiconductor substrate 21 and then etched back to both side surfaces of the third insulating layer 25 and the first polysilicon layer 24. A pillar 29 is formed in the pillar and the storage node contact 27 is buried.
이때 상기 제 2 폴리실리콘층의 두께는 1000~2000Å의 범위로 한다.At this time, the thickness of the second polysilicon layer is in the range of 1000 to 2000 kPa.
이어서, 도 2g에 도시한 바와 같이 상기 제 3 절연층(25)만을 선택적으로 제거하면 포오크(Fork)형태를 갖는 캐패시터 스토리지노드가 형성된다.Subsequently, as shown in FIG. 2G, when only the third insulating layer 25 is selectively removed, a capacitor storage node having a fork shape is formed.
이상 상술한 바와 같이 본 발명에 따른 반도체소자의 캐패시터 제조방법은 다음과 같은 효과가 있다.As described above, the capacitor manufacturing method of the semiconductor device according to the present invention has the following effects.
간단한 공정으로 캐패시터의 용량을 크게할 수 있다. 따라서 고집적 메모리 소자에 적합하다.The capacity of the capacitor can be increased by a simple process. Therefore, it is suitable for highly integrated memory devices.
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960066214A KR100357174B1 (en) | 1996-12-16 | 1996-12-16 | Method for fabricating capacitor of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960066214A KR100357174B1 (en) | 1996-12-16 | 1996-12-16 | Method for fabricating capacitor of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980047701A true KR19980047701A (en) | 1998-09-15 |
| KR100357174B1 KR100357174B1 (en) | 2004-05-17 |
Family
ID=37490330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960066214A KR100357174B1 (en) | 1996-12-16 | 1996-12-16 | Method for fabricating capacitor of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100357174B1 (en) |
-
1996
- 1996-12-16 KR KR1019960066214A patent/KR100357174B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100357174B1 (en) | 2004-05-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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|
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