KR19980047260A - 디지털 통신 시스템 - Google Patents
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- H04L25/06—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection
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Abstract
본 발명은 디지털 통신 시스템에 관한 것으로, 비터비 디코더(Viterbi Decoder)와 외부 장치간의 데이타 전송시 비동기 신호를 이용하여 출력 데이타를 안전하게 전송할 수 있도록 하므로써 레지스터의 수 및 처리 부하가 감소되고, 따라서 프로세서의 처리 속도가 증가될 수 있도록 한 디지털 통신 시스템에 관한 것이다.
Description
본 발명은 디지털 통신 시스템에 관한 것으로, 특히 수신단의 오류 복구 디코더로 사용되는 비터비 디코더가 외부 장치로부터 비동기 신호를 이용하여 출력 데이타를 제어하는 안정화 장치를 구비한 디지털 통신 시스템에 관한 것이다.
일반적으로 코드분할 다중접속(CDMA: Code Division Multiple Access) 이동 통신 시스템에 사용되는 비터비 디코더는 오류복구 코드의 일종인 길쌈 부호(Convolutional code)를 디코딩하는 기법으로 에러를 포함하는 수신된 데이타를 원래의 데이타로 복구시킨다. 또한 비터비 디코더와 외부 장치간의 데이타 전송은 DMA(Direct Memory Access)방식으로 이루어진다. 그런데 DMA 방식을 이용하여 데이타를 전송하기 위해서는 디코딩된 데이타를 비터비 디코더내에 저장해야 하며, 따라서 이를 위해 많은 레지스터가 사용된다. 그러므로 이에 의해 프로세서의 부하가 증가되어 처리속도가 감소되는 문제가 발생된다.
근래에 들어 개인 휴대 통신(Personal Communication Service; PCS) 시스템의 크기와 무게를 감소시키려는 연구가 진행되고 있다. 이를 위해서는 시스템내의 레지스터의 수를 감소시키고 프로세서의 비동기 신호를 이용하여 입출력 데이타를 전송해야 하는데, 이에 따른 기술의 개발이 요구된다.
따라서 본 발명은 외부 장치로부터 비동기 신호를 입력받으며 입력된 비동기 신호를 안정화된 신호로 변환하고 변환된 신호를 이용하여 레지스터부 및 메모리부가 제어되도록 하므로서 상기한 단점을 해소할 수 있는 디지털 통신 시스템을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 데이타를 주고 받기 위한 비동기 신호를 생성하는 외부 장치와, 상기 외부 장치와 데이타를 주고 받는 레지스터부와, 직렬로 입력된 데이타를 디코딩하는 비터비 디코더와, 상기 비터비 디코더로부터 수신된 데이타를 저장하는 메모리부 그리고 안정화 회로부로 구성되는 디지털 통신 시스템에 있어서, 상기 안정화 회로부는 비동기 신호를 입력받으며 입력된 비동기 신호를 안정화된 신호로 변환하고 변환된 신호를 이용하여 상기 레지스터부 및 메모리부를 제어하도록 구성된 것을 특징으로 한다.
도 1은 본 발명에 따른 디지털 통신 시스템을 설명하기 위한 블록도.
도 2는 도 1을 설명하기 위한 동작신호 타이밍도.
*도면의 주요부분에 대한 부호의 설명*
1 : 외부 장치2 : 비터비 디코더
3 : 레지스터부4 : 메모리부
5 : 안정화 회로부
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1은 본 발명에 따른 디지털 통신 시스템을 설명하기 위한 블록도로서, 본 발명은 데이타를 주고 받기 위한 비동기 신호를 생성하는 외부 장치(1), 상기 외부 장치(1)와 데이타를 주고 받는 레지스터부(3), 직렬로 입력된 데이타를 디코딩하는 비터비 디코더(2), 상기 비터비 디코더(2)로부터 수신된 데이타를 저장하는 메모리부(4) 그리고 안정화 회로부(5)로 구성되는데, 상기 안정화 회로부(5)는 상기 외부 장치(1)로부터 비동기 신호를 입력받으며 입력된 비동기 신호를 안정화된 신호로 변환하고 변환된 신호를 이용하여 상기 레지스터부(3) 및 메모리부(4)를 제어하도록 구성된다. 그러면 상기 디지털 통신 시스템이 동작되는 과정을 도 2에 도시된 타이밍도를 참조하여 설명하면 다음과 같다.
한 복호 프레임의 복호를 마치고 다음 프레임의 복호를 시작하기전에 상기 안정화 회로부(5)는 다음 복호 프레임에 필요한 정보를 상기 외부 장치(1)로부터 수신 받는다. 그리고 다음 디코딩 프레임의 시작을 알리는 신호(가)가 외부로부터 수신되면 상기 비터비 디코더(2)는 이전 프레임에 복호된 데이타를 상기 외부 장치(1)로 전송하는데, 이때 상기 외부로부터 수신된 신호(다)는 신호(나)에 대하여 비동기적이고 상기 메모리부(4)로부터 상기 외부 장치(1)까지 데이타를 전송하는데 필요한 시간이 부족하기 때문에 상기 안정화 회로부(5)는 상기 신호(나)에 동기되는 신호(라 및 마)를 발생시킨다. 그리고 상기 레지스터부(3)는 상기 신호(라)를 이용하여 상기 메모리부(4)로부터 상기 외부 장치(1)로 전송할 데이타를 가져오고 상기 신호(마)가 저활성(Active Low)인동안 외부 데이타 버스를 통해 전송하는데, 이때 상기 외부 장치(1)는 신호(라)가 저활성에서 활성(Active High)으로 변할 때 상기 데이타를 가져갈 수 있도록 충분한 시간을 확보한다. 그리고 상기 신호(라)가 저활성에서 활성으로 변할 때 상기 메모리부(4)의 주소 카운터가 증가되도록 한다. 또한 상기 신호(다)가 신호(나)에 대하여 비동기적으로 수신될 때는 상기 신호(나)에 동기된 신호를 발생시켜 상기 메모리부(4)로부터 상기 레지스터부(3)로 데이타를 가져오고, 반 클럭(Clock) 늦은 또 다른 신호를 발생시켜 상기 레지스터부(3)의 데이타를 상기 외부 장치(1)가 가져갈 수 있는 충분한 시간이 확보되도록 하므로써 메모리 주소 카운터가 증가된다. 상기 안정화 회로부(5)는 상기와 같은 방법으로 신호(나)에 비동기적으로 수신된 신호(바)를 이용하여 신호(사 및 하)를 발생시킨다. 그러므로 상기 안정화 회로(5)에 의해 생성된 신호에 의해 상기 외부 장치(1)와 메모리부(4)간의 데이타 전송이 안정하게 이루어지며, 이에 의해 출력 데이타 제어의 안정화가 이루어지며 외부 장치와 메모리간의 처리 속도가 감소된다.
상술한 바와 같이 본 발명에 의하면 외부 장치, 비터비 디코더, 메모리, 레지스터, 안정화 회로 등으로 구성되는 디지털 통신 시스템의 상기 안정화 회로를 비동기 신호에 의해 동작되도록 하여 입출력 데이타를 안정하게 제어하므로서 레지스터의 수 및 처리 부하가 감소되고, 따라서 프로세서의 처리 속도가 증가될 수 있는 효과가 있다.
Claims (1)
- 데이타를 주고 받기 위한 비동기 신호를 생성하는 외부 장치와, 상기 외부 장치와 데이타를 주고 받는 레지스터부와, 직렬로 입력된 데이타를 디코딩하는 비터비 디코더와, 상기 비터비 디코더로부터 수신된 데이타를 저장하는 메모리부 그리고 안정화 회로부로 구성되는 디지털 통신 시스템에 있어서,상기 안정화 회로부는 비동기 신호를 입력받으며 입력된 비동기 신호를 안정화된 신호로 변환하고 변환된 신호를 이용하여 상기 레지스터부 및 메모리부를 제어하도록 구성된 것을 특징으로 하는 디지털 통신 시스템.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960065736A KR100223032B1 (ko) | 1996-12-14 | 1996-12-14 | 디지털 통신 시스템 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960065736A KR100223032B1 (ko) | 1996-12-14 | 1996-12-14 | 디지털 통신 시스템 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980047260A true KR19980047260A (ko) | 1998-09-15 |
| KR100223032B1 KR100223032B1 (ko) | 1999-10-01 |
Family
ID=19487857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960065736A KR100223032B1 (ko) | 1996-12-14 | 1996-12-14 | 디지털 통신 시스템 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100223032B1 (ko) |
-
1996
- 1996-12-14 KR KR1019960065736A patent/KR100223032B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100223032B1 (ko) | 1999-10-01 |
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