KR19980043385A - Chip size package - Google Patents
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Abstract
본 발명은 칩 사이즈 패키지에 관한 것으로, 종래 칩 사이즈 패키지는 1개 이상의 칩을 적재하여 고집적화 하는 것이 불가능하고, 인쇄회로기판의 상면에 실장시 수평방향으로 설치되어 실장면적을 많이 차지하게 되는 문제점이 있었다. 본 발명 칩 사이즈 패키지는 적층된 칩의 측면에 각각의 칩에 형성된 패드가 연결되도로 금속리본을 설치하고, 그 금속리본이 외부로 노출되도록 몰딩부를 형성하여, 실장시 인쇄회로기판의 패턴에 금속리본을 납땜고정함으로서, 고집적화를 실현하는 효과가 있고, 또한 패키지의 실장효율을 향상시키는 효과가 있다.The present invention relates to a chip size package, and a conventional chip size package cannot be loaded with one or more chips to be highly integrated, and is installed in the horizontal direction when mounted on the upper surface of a printed circuit board to occupy a large area. there was. In the chip size package of the present invention, a metal ribbon is installed so that pads formed on each chip are connected to the side of the stacked chips, and a molding part is formed so that the metal ribbon is exposed to the outside. By soldering and fixing the ribbon, there is an effect of realizing high integration and an effect of improving the packaging efficiency of the package.
Description
본 발명은 칩 사이즈 패키지(CPS: CHIP SIZE PACKAGE)에 관한 것으로, 특히 고집적이 가능하고 실장밀도를 향상시키도록 하는데 적합한 칩 사이즈 패키지에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to chip size packages (CPS), and more particularly, to chip size packages suitable for enabling high integration and improving package density.
도 1은 종래 칩 사이즈 패키지의 구성을 보인 평면도 및 종단면도로서, 도시된 바와 같이, 종래의 칩 사이즈 패키지는 반도체 칩(1)의 상면 양측에 다수개의 패드(2)를 설치하고, 그 패드(2)의 상면에 각각 범프(미도시)를 이용하여 금속리본(3)을 부착고정하며, 상기 칩(1)의 상면에 설치되어 있는 패드(2), 금속리본(3)의 일정부분을 감싸도록 에폭시로 몰딩한 몰딩부(4)를 형성하여 구성된다.1 is a plan view and a longitudinal cross-sectional view showing a configuration of a conventional chip size package. As shown in the drawing, a conventional chip size package includes a plurality of pads 2 disposed on both sides of an upper surface of a semiconductor chip 1, and the pad ( The metal ribbon 3 is attached and fixed to the upper surface of 2) by using bumps (not shown), and a predetermined portion of the pad 2 and the metal ribbon 3 installed on the upper surface of the chip 1 is wrapped. It is configured by forming a molded part (4) molded with epoxy so that.
상기와 같이 구성되는 종래 칩 사이즈 패키지는 칩(1)의 상면 양측에 설치되어 있는 다수개의 패드(2)에 범프(미도시)를 각각 형성하고, 그 범프(미도시) 상면에 금속리본(3)을 초음파 열압착하여 부착하며, 상기 패드(2)와 금속리본(3)의 일정부분을 감싸도록 에폭시로 칩(1)의 상면에 몰딩부(4)를 형성한 다음, 상기 금속리본(3)을 사용자의 목적에 맞게 성형하여 패키지로 사용하게 된다.In the conventional chip size package configured as described above, bumps (not shown) are respectively formed on a plurality of pads 2 provided on both sides of the upper surface of the chip 1, and metal ribbons 3 are formed on the upper surfaces of the bumps (not shown). ) Is formed by ultrasonic thermocompression bonding, and a molding part 4 is formed on the upper surface of the chip 1 with epoxy to surround a portion of the pad 2 and the metal ribbon 3, and then the metal ribbon 3 ) Is molded according to the user's purpose and used as a package.
그러나, 상기와 같은 종래 칩 사이즈 패키지는 1개 이상의 칩(1)을 적재하여 고집적화 하는 것이 불가능하고, 인쇄회로기판의 상면에 실장시 수평방향으로 설치되어 실장면적을 많이 차지하게 되는 문제점이 있었다.However, the conventional chip size package as described above has a problem in that it is impossible to integrate one or more chips 1 into high integration, and it is installed on the upper surface of the printed circuit board in the horizontal direction and occupies a lot of the mounting area.
본 발명의 주목적은 상기와 같은 여러 문제점을 갖지 않는 칩 사이즈 패키지를 제공함에 있다.An object of the present invention is to provide a chip size package which does not have various problems as described above.
본 발명의 다른 목적은 1개 이상의 칩을 적층하여 고집적이 가능토록 한 것을 특징으로 하는 칩 사이즈 패키지를 제공함에 있다.Another object of the present invention is to provide a chip size package, which is characterized by stacking one or more chips to enable high integration.
본 발명의 또다른 목적은 인쇄회로기판에 실장시 수직방향으로 실장하여 실장효율을 향상시키도록 하는데 적합한 칩 사이즈 패키지를 제공함에 있다.It is still another object of the present invention to provide a chip size package suitable for mounting on a printed circuit board in a vertical direction to improve mounting efficiency.
도 1은 종래 칩 사이즈 패키지의 구성을 보인 평면도 및 종단면도.1 is a plan view and a longitudinal sectional view showing the configuration of a conventional chip size package.
도 2는 본 발명 칩 사이즈 패키지의 제1 실시예를 보인 종단면도.Figure 2 is a longitudinal sectional view showing a first embodiment of the chip size package of the present invention.
도 3은 도 2의 A부를 확대하여 보인 단면도.3 is an enlarged cross-sectional view of part A of FIG. 2;
도 4a,4b,4c는 본 발명 제1 실시예의 제조방법을 순차적으로 보인 사시도.Figures 4a, 4b, 4c is a perspective view sequentially showing the manufacturing method of the first embodiment of the present invention.
도 5는 본 발명 제1 실시예의 실장된 상태를 보인 종단면도.Figure 5 is a longitudinal sectional view showing a mounted state of the first embodiment of the present invention.
도 6는 본 발명 칩 사이즈 패키지의 제2 실시예를 보인 종단면도.6 is a longitudinal sectional view showing a second embodiment of the chip size package of the present invention;
도 7a,7b는 본 발명 제2 실시예의 제조방법을 순차적으로 보인 사시도.Figure 7a, 7b is a perspective view sequentially showing the manufacturing method of the second embodiment of the present invention.
도 8는 본 발명 제2 실시예의 적층된 상태를 보인 정면도.8 is a front view showing a laminated state of the second embodiment of the present invention.
도 9는 도 6의 변형예를 보인 부분절결사시도 및 종단면도.9 is a partial cutaway perspective view and a longitudinal cross-sectional view showing a modification of FIG.
도 10은 도 9의 변형예를 적층한 상태를 보인 정면도.10 is a front view illustrating a state in which the modified example of FIG. 9 is stacked;
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
11,11': 제1 및 제2 반도체 칩12: 접착제11,11 ': first and second semiconductor chips 12: adhesive
13,22: 패드14: 범프13,22: pad 14: bump
15,23: 금속리본16,24: 몰딩부15, 23: metal ribbon 16, 24: molding part
21: 반도체 칩21: semiconductor chip
상기와 같은 본 발명의 목적을 달성하기 위하여 제1 반도체 칩의 뒷면에 접착제로 제2 반도체 칩을 부착하고, 제1 및 제2 반도체 칩의 상면에 형성된 다수개의 패드에 각각 범프를 형성하며, 그 제1 및 제2 반도체 칩의 패드를 제1 및 제2 반도체 칩의 일측을 감싸도록 범프를 매개로하여 금속리본으로 전기적인 연결을 하며, 그 금속리본의 일측을 노출시킴과 아울러 상기 제1 및 제2 반도체 칩, 금속리본의 일정부분을 감싸도록 에폭시로 몰딩부를 형성하여 구성된다.In order to achieve the above object of the present invention, a second semiconductor chip is attached to the back surface of the first semiconductor chip with an adhesive, and bumps are formed on a plurality of pads formed on the upper surfaces of the first and second semiconductor chips, respectively. The pads of the first and second semiconductor chips are electrically connected to the metal ribbons via bumps so as to surround one side of the first and second semiconductor chips, and one side of the metal ribbons is exposed. The second semiconductor chip is formed by forming a molding part with epoxy to surround a portion of the metal ribbon.
또한, 반도체 칩의 상면 양측에 다수개의 패드를 형성하고, 그 패드의 상면에 각각 범프를 형성하며, 그 범프에 ⊃ 형상의 금속리본 상단부를 연결고정하고, 그 금속리본의 상,하면과 측면을 외부로 노출시킴과 아울러 상기 칩, 패드를 완전히 감싸도록 에폭시로 몰딩부를 형성하여 구성된다.In addition, a plurality of pads are formed on both sides of the upper surface of the semiconductor chip, bumps are respectively formed on the upper surface of the pad, and the bumps of the metal ribbons are connected to the bumps. Exposed to the outside as well as forming a molding unit with epoxy to completely wrap the chip, the pad.
상기와 같이 구성되는 본 발명 칩 사이즈 패키지를 첨부된 도면의 실시예를 참고하여 보다 상세히 설명하면 다음과 같다.The chip size package of the present invention configured as described above will be described in more detail with reference to an embodiment of the accompanying drawings.
도 2는 본 발명 칩 사이즈 패키지의 제1 실시예를 보인 종단면도이고, 도 3은 도 2의 A부를 확대하여 보인 단면도이다.2 is a longitudinal cross-sectional view illustrating a first embodiment of the chip size package of the present invention, and FIG. 3 is an enlarged cross-sectional view of part A of FIG. 2.
도시된 바와 같이, 본 발명 칩 사이즈 패키지는 제1 반도체 칩(11)의 뒷면에 접착제(12)로 제2 반도체 칩(11')을 부착하고, 제1 및 제2 반도체 칩(11)(11')의 상면에 형성된 다수개의 패드(13)에 각각 범프(14)를 형성하며, 그 제1 및 제2 반도체 칩(11)(11')의 패드(13)를 제1 및 제2 반도체 칩(11)(11')의 일측을 감싸도록 범프(14)를 매개로하여 금속리본(15)으로 전기적인 연결을 하며, 그 금속리본(15)의 일측을 노출시킴과 아울러 상기 제1 및 제2 반도체 칩(11)(11'), 금속리본(14)의 일정부분을 감싸도록 에폭시로 몰딩부(16)를 형성하여 구성된다.As shown, the chip size package of the present invention attaches the second semiconductor chip 11 ′ with the adhesive 12 to the back side of the first semiconductor chip 11, and the first and second semiconductor chips 11 and 11. Bumps 14 are formed on the plurality of pads 13 formed on the upper surface of '', respectively, and the pads 13 of the first and second semiconductor chips 11 and 11 'are disposed on the first and second semiconductor chips. Electrical connection is made to the metal ribbon 15 via the bump 14 so as to surround one side of the (11) and (11 '), and one side of the metal ribbon 15 is exposed and the first and the first 2 is formed by forming the molding part 16 with epoxy so as to surround a certain portion of the semiconductor chip 11 (11 ') and the metal ribbon 14.
즉, 적층된 두 개의 칩(11)(11')에 형성된 다수개의 패드(13)를 금속리본(15)으로 연결하고, 그 금속리본(15)의 일측면이 외부로 노출되도록 몰딩한 구조이다.That is, the plurality of pads 13 formed on the stacked two chips 11 and 11 ′ are connected to each other by a metal ribbon 15, and a mold is formed such that one side of the metal ribbon 15 is exposed to the outside. .
이와 같이 구성되는 칩 사이즈 패키지는 도 4a와 같이, 제 1 반도체 칩(11)과 제2 반도체 칩(11')을 일정거리를 두고 위치시킨 다음, 그 제1 반도체 칩(11)의 패드(13)와 제2 반도체 칩(11')의 패드(13)를 금속리본(15)으로 연결한다. 그런 다음, 도 4b와 같이, 상기 제1 반도체 칩(11)과 제2 반도체 칩(11')의 뒷면을 접착제(12)로 부착한다. 그런 다음, 마지막으로 도 4c와 같이, 상기 금속리본(15)의 측면을 노출시킴과 아울러 제1 및 제2 반도체 칩(11)(11')을 감싸도록 에폭시로 몰딩부(16)를 형성하여 완성한다.In the chip size package configured as described above, as illustrated in FIG. 4A, the first semiconductor chip 11 and the second semiconductor chip 11 ′ are positioned at a predetermined distance, and then the pad 13 of the first semiconductor chip 11 is positioned. ) And the pad 13 of the second semiconductor chip 11 'are connected to the metal ribbon 15. Then, as shown in FIG. 4B, the back surface of the first semiconductor chip 11 and the second semiconductor chip 11 ′ is attached with an adhesive 12. Next, as shown in FIG. 4C, the molding part 16 is formed of epoxy to expose the side surface of the metal ribbon 15 and to surround the first and second semiconductor chips 11 and 11 ′. Complete
도 5는 본 발명 제1 실시예의 실장된 상태를 보인 종단면도로서, 도시된 바와 같이, 피시비기판(17)의 상면에 형성된 패턴(미도시)에 본 발명 칩 사이즈 패키지(18)의 노출된 금속리본(15) 측면을 납땜고정하여 설치하는 방법으로 다수개 설치가 가능하고, 이와 같이 실장시 수직방향으로 설치하게 되어 실장면적을 적게 차지하게 된다.5 is a longitudinal sectional view showing a mounted state of the first embodiment of the present invention, as shown, the metal exposed of the chip size package 18 of the present invention in a pattern (not shown) formed on the upper surface of the PCB substrate 17 (not shown) It is possible to install a plurality of ribbon 15 by soldering the side of the installation, it is installed in the vertical direction when mounting in this way occupies a small mounting area.
도 6은 본 발명 칩 사이즈 패키지의 제2 실시예를 보인 종단면도러서, 도시된 바와 같이, 본 발명의 칩 사이즈 패키지는 반도체 칩(21)의 상면 양측에 다수개의 패드(22)를 형성하고, 그 패드(22)의 상면에 각각 범프(미도시)를 형성하며, 그 범프(미도시)에 ⊃ 형상의 금속리본(23) 상단부를 연결고정하고, 그 금속리본(23)의 상,하면과 측면을 외부로 노출시킴과 아울러 상기 칩(21), 패드(22)를 완전히 감싸도록 에폭시로 몰딩부(24)를 형성하여 구성된다.6 is a longitudinal sectional view showing a second embodiment of the chip size package of the present invention. As shown, the chip size package of the present invention forms a plurality of pads 22 on both sides of an upper surface of the semiconductor chip 21. Bumps (not shown) are formed on the upper surfaces of the pads 22, and the upper and lower ends of the metal ribbons 23 of the shape of the bumps are fixed to the bumps (not shown). Exposing the side to the outside and the molding portion 24 is formed of epoxy to completely surround the chip 21, the pad 22.
도 7a,7b는 본 발명 제2 실시예의 제조방법을 순차적으로 보인 사시도로서, 7a에 도시된 바와 같이, 칩(21)의 상면 양측에 다수개의 패드(22)를 형성하고, 그 패드(22)에 범프(미도시)를 이용하어 ⊃ 형상의 금속리본(23) 상단부를 연결고정한다. 그런 다음, 도 7b와 같이 상기 금속리본(23)의 상,하면과 측면을 외부로 노출시킴과 아울러 상기 칩(21), 패드(22)를 완전히 감싸도록 에폭시로 몰딩부(24)를 형성하여 완성한다.7A and 7B are perspective views sequentially showing the manufacturing method of the second embodiment of the present invention. As shown in FIG. A bump (not shown) is used to fix the upper end of the metal ribbon 23 having a ⊃ shape. Then, as shown in Figure 7b to expose the upper, lower and side surfaces of the metal ribbon 23 to the outside and forming the molding portion 24 with epoxy to completely surround the chip 21, the pad 22 Complete
도 8은 본 발명 제2 실시예의 적층된 상태를 보인 정면도로서, 도시된 바와 같이, 본 고안의 칩 사이즈 패키지(24)를 여러개 상,하방향으로 위치시키고, 하부에 위치한 칩 사이즈 패키지(24)의 금속리본(23) 상면과 상부에 위치한 다른 칩 사이즈 패키지(24')의 노출된 금속리본(23') 하면을 납땜으로 각각 연결하여 고집적의 패키지 제작이 가능하다.FIG. 8 is a front view showing a stacked state of the second embodiment of the present invention. As shown in FIG. 8, the chip size package 24 of the present invention is positioned in a plurality of up and down directions, and the chip size package 24 located at the bottom thereof. It is possible to manufacture a highly integrated package by connecting each of the upper surface of the metal ribbon 23 and the lower surface of the exposed metal ribbon 23 'of the other chip size package 24' disposed by soldering.
도 9는 도 6의 변형예를 보인 부분절결사시도 및 종단면도로서, 기본적인 구성은 도 6과 동일하고, 다만, 다수개의 금속리본(23) 양측이 완전히 노출되도록 몰딩부(24)를 형성한다.FIG. 9 is a partial cutaway perspective view and a longitudinal cross-sectional view showing a modification of FIG. 6, and the basic configuration is the same as that of FIG. 6, except that the molding part 24 is formed so that both sides of the plurality of metal ribbons 23 are completely exposed. .
또한, 도 10과 같이 적층시 다수개의 칩 사이즈 패키지(24)를 상,하방향으로 위치시키고, 그 상부에 위치하는 칩 사이즈 패키지(24')의 금속리본(23') 하면과 하부에 위치하는 칩 사이즈 패키지(24)의 금속리본(23) 상면을 납땜으로 각각 접합하여 완성한다.In addition, as shown in FIG. 10, when stacking the plurality of chip size packages 24 in the up and down directions, the chip ribbons 24 'of the chip size package 24' positioned on the bottom and the bottom of the metal ribbon 23 ' The upper surfaces of the metal ribbons 23 of the chip size package 24 are joined to each other by soldering to complete them.
이상에서 상세히 설명한 바와 같이 본 발명 칩 사이즈 패키지는 적층된 칩의 측면에 각각의 칩에 형성된 패드가 연결되도록 금속리본을 설치하고, 그 금속리본이 외부로 노출되도록 몰딩부를 형성하여, 실장시 인쇄회로기판의 패턴에 금속리본을 납땜고정함으로서, 고집적화를 실현하는 효과가 있고, 또한 패키지의 실장효율을 향상시키는 효과가 있다.As described in detail above, in the chip size package of the present invention, a metal ribbon is installed on the side of the stacked chips so that pads formed on each chip are connected, and a molding part is formed to expose the metal ribbon to the outside. By soldering and fixing the metal ribbon to the pattern of the substrate, there is an effect of realizing high integration and an effect of improving the package mounting efficiency.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960061231A KR100206973B1 (en) | 1996-12-03 | 1996-12-03 | Chip size package |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960061231A KR100206973B1 (en) | 1996-12-03 | 1996-12-03 | Chip size package |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980043385A true KR19980043385A (en) | 1998-09-05 |
| KR100206973B1 KR100206973B1 (en) | 1999-07-01 |
Family
ID=19485517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960061231A KR100206973B1 (en) | 1996-12-03 | 1996-12-03 | Chip size package |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100206973B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100319608B1 (en) * | 1999-03-09 | 2002-01-05 | 김영환 | A stacked semiconductor package and the fabricating method thereof |
-
1996
- 1996-12-03 KR KR1019960061231A patent/KR100206973B1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100319608B1 (en) * | 1999-03-09 | 2002-01-05 | 김영환 | A stacked semiconductor package and the fabricating method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100206973B1 (en) | 1999-07-01 |
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