KR19980036485A - Bit line formation method of semiconductor device - Google Patents
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Abstract
본 발명에 의한 반도체장치의 비트라인 형성방법에 관해 개시한다.A bit line forming method of a semiconductor device according to the present invention is disclosed.
반도체기판의 일부 계면을 노출시키는 콘택홀의 바닥을 ECR클리닝하여 알곤가스의 리 스프터링으로 콘택홀이 형성된 절연막의 일부를 마모시키고 이것을 콘택홀의 바닥에 소정의 두께로 형성한 후 그 전면에 금속 실리사이드층을 형성하여 비트라인 메탈 콘택을 형성한다. 이렇게 형성된 상기 금속 실리사이드층은 상기 콘택홀의 바닥에 깔린 소정 두께의 절연막으로 인해 후속 고온 열처리 공정에서 응집되지 않으므로 균일한 두께로 실리사이드층을 유지할 수 있다.The bottom of the contact hole exposing a part of the semiconductor substrate is cleaned by ECR to wear out part of the insulating film on which the contact hole is formed by argon gas resurfacing, which is formed to a predetermined thickness on the bottom of the contact hole, and then the metal silicide layer is formed on the front of the contact hole. To form a bit line metal contact. The metal silicide layer thus formed may not be aggregated in a subsequent high temperature heat treatment process due to an insulating film having a predetermined thickness on the bottom of the contact hole, thereby maintaining the silicide layer with a uniform thickness.
따라서 공정 내내 오믹 접촉을 유지할 수 있어서 서로 물리적 화학적 성질이 다른 물질층사이에서 낮은 접촉저항을 유지할 수 있으므로 반도체장치의 신뢰성을 높일 수 있다.Therefore, the ohmic contact can be maintained throughout the process, so that the low contact resistance can be maintained between the material layers having different physical and chemical properties, thereby increasing the reliability of the semiconductor device.
Description
본 발명은 반도체장치의 비트라인 형성방법에 관한 것으로서 특히, 텅스텐층을 이용하여 서로 물리적 성질이 다른 영역에 비트라인을 동시콘택하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a bit line in a semiconductor device, and more particularly, to a method of simultaneously contacting bit lines in regions having different physical properties by using a tungsten layer.
반도체장치를 제조하는 과정은 복수개의 물질층 특히, 도전층과 절연층의 적층과 이들을 적당한 형태로 패터닝하는 과정으로 볼 수 있다. 두개의 도전층 사이 또는 기판과 특정 도전층 사이에는 언제나 층간절연막이 형성되고 층간절연막의 한정된 영역을 통해서 두 도전층은 접촉된다. 이 과정을 콘택공정이라 하고 층간절연막에 형성되는 두 도전층의 접촉영역을 콘택홀(또는 비어홀;이하, 콘택홀로 통칭한다)이라 한다.A process of manufacturing a semiconductor device may be regarded as a process of stacking a plurality of material layers, in particular, a conductive layer and an insulating layer, and patterning them in a suitable form. An interlayer insulating film is always formed between two conductive layers or between a substrate and a specific conductive layer and the two conductive layers are contacted through a limited region of the interlayer insulating film. This process is called a contact process, and a contact region of two conductive layers formed in the interlayer insulating film is called a contact hole (or via hole; hereinafter referred to as a contact hole).
층간절연막의 상, 하에 적층되는 도전층으로는 동일한 물질을 사용하여 형성할 수도 있으나 일반적으로는 서로 다른 전기적 특성을 갖는 물질층으로 형성한다. 따라서, 콘택홀에서 두 도전층이 접촉되는 경계면의 접촉상태가 매우 중요하게 된다. 전기적으로 이질적인 두 도전층이 접촉될 때는 두 도전층 사이에는 퍼텐셜장벽차가 존재하게 된다. 따라서 그 계면에서는 두 도전층이 동일할 때 보다 저항이 증가하게 된다. 이러한 저항을 낮추기 위해서 콘택홀을 통한 두 도전층의 접촉계면을 오믹접촉상태로 유지하는 것이 일반적이다.The conductive layers stacked on and under the interlayer insulating film may be formed of the same material, but are generally formed of a material layer having different electrical characteristics. Therefore, the contact state of the interface where the two conductive layers contact each other in the contact hole becomes very important. When two electrically heterogeneous conductive layers contact each other, there is a potential barrier between the two conductive layers. Therefore, the resistance increases at the interface when the two conductive layers are the same. In order to lower this resistance, it is common to maintain the contact interface between the two conductive layers through the contact hole in an ohmic contact state.
대표적인 예는 비트 라인을 형성하는 공정에서 볼 수 있는데, 비트라인은 반도체장치의 메모리 장치에서 데이타의 전송경로가 되므로 비트라인 자체도 저항이 낮아야 하지만, 비트라인과 연결되는 도전성물질의 계면 저항도 상기와 같은 이유로 비트라인 자체의 저항에 가까울 정도로 낮아야 한다.A representative example can be seen in the process of forming the bit line. Since the bit line becomes a data transmission path in the memory device of the semiconductor device, the bit line itself must have low resistance, but the interface resistance of the conductive material connected to the bit line is also described. For this reason, it should be low enough to be close to the resistance of the bit line itself.
이러한 이유에서 일반적으로 비트라인은 N형 불순물로 도핑된 폴리실리콘층과 텅스텐 실리사이드층으로 구성되는 격층구조로 형성한다. 여기서 비트라인의 계면에는 실리사이드층을 형성하므로 대체로 오믹콘택을 형성할 수 있다. 하지만, 다른 문제가 발생되는데, 구체적으로는 기판상에는 N형 불순물이 도핑된 영역과 P형 불순물이 도핑된 영역이 함께 형성된다. 이와 같은 기판에 비트라인이 연결될 때는 두 영역에 동시에 콘택이 이루어져야 한다. 그런데, 비트라인은 상기 N형 불순물이 도핑된 도전성 물질층을 사용하고 있으므로 N형 불순물 영역과는 접촉에 아무런 문제가 없으나, P형 불순물 영역과는 접촉시 P-N접합이 형성되어 계면저항이 매우 높은 접촉이 이루어진다. 이러한 문제는 금속라인을 이용하여 P형 불순물 영역과 접촉을 형성하여 극복할 수 있으나 이 경우 마스크를 하나 더 추가해야 하는 한다는 점과 콘택을 위해 매우 깊은 콘택홀을 형성해야한다는 부담이 가중된다.For this reason, the bit lines are generally formed in a layered structure composed of a polysilicon layer doped with N-type impurities and a tungsten silicide layer. Here, since the silicide layer is formed at the interface of the bit line, an ohmic contact can be formed. However, another problem occurs, specifically, a region doped with N-type impurities and a region doped with P-type impurities are formed on the substrate. When the bit line is connected to such a substrate, the two regions must be contacted at the same time. However, since the bit line uses the conductive material layer doped with the N-type impurity, there is no problem in contact with the N-type impurity region, but a PN junction is formed upon contact with the P-type impurity region and thus has a very high interface resistance. Contact is made. This problem can be overcome by forming a contact with the P-type impurity region by using a metal line, but in this case, an additional mask is added and the burden of forming a very deep contact hole for contact is increased.
이러한 문제를 해결하기 위해 기판의 P형 불순물 영역 및 N형 불순물 영역과 동시 접촉이 가능한 텅스텐층을 이용하여 비트라인을 형성하는데, 이러한 내용을 포함하는 종래 기술에 의한 반도체장치의 비트라인 형성방법을 첨부된 도면을 참조하여 상세하게 설명한다.In order to solve this problem, a bit line is formed using a tungsten layer capable of simultaneous contact with a P-type impurity region and an N-type impurity region of a substrate. It will be described in detail with reference to the accompanying drawings.
도 1 내지 도 4는 종래 기술에 의한 반도체장치의 비트라인 형성방법을 단계별로 나타낸 도면들이다. 먼저, 도 1을 참조하면, 반도체기판(10)의 전면에 절연막(12)을 형성한다. 상기 절연막(12)은 실리콘 산화막이다. 이어서 절연막(12)의 일부 영역을 한정하여 한정된 부분의 절연막을 제거한다. 이 결과 한정된 부분에는 반도체기판(10)의 계면일부를 노출시키는 콘택홀(14)이 형성된다.1 to 4 are diagrams illustrating step-by-step methods of forming a bit line of a semiconductor device according to the prior art. First, referring to FIG. 1, an insulating film 12 is formed on the entire surface of the semiconductor substrate 10. The insulating film 12 is a silicon oxide film. Subsequently, a partial region of the insulating film 12 is defined to remove the limited portion of the insulating film. As a result, a contact hole 14 exposing a part of the interface of the semiconductor substrate 10 is formed in the limited portion.
계속해서 도 2에 도시된 바와 같이 콘택홀(14)이 형성된 결과물 전면에는 제1 금속층(16)을 형성한다. 제1 금속층(16)은 티타늄(Ti)층으로 형성한다. 이어서 제1 금속층(16)이 형성된 결과물을 일정시간동안 급속 열처리(Rapid Temperature Processing:이하, RTP라 한다)한다. 이 RTP에 의해 제1 금속층(16)과 반도체기판(10)의 접촉계면에는 금속 실리사이드층(18), 정확하게는 티타늄 실리사이드층이 형성된다.Subsequently, as illustrated in FIG. 2, the first metal layer 16 is formed on the entire surface of the resultant in which the contact hole 14 is formed. The first metal layer 16 is formed of a titanium (Ti) layer. Subsequently, the resultant product on which the first metal layer 16 is formed is subjected to rapid thermal processing (hereinafter referred to as RTP) for a predetermined time. By this RTP, a metal silicide layer 18, precisely a titanium silicide layer, is formed on the contact interface between the first metal layer 16 and the semiconductor substrate 10.
통상 RTP에 의해 제1 금속층(16)은 완전히 실리사이드화되지 않는다. 따라서 다음공정을 위해 실리사이드화되지 않은 부분과 절연막(12) 상에 형성된 부분을 제거해야 한다. 제1 금속층(16)은 티타늄층으로 형성되어 있으므로, 황산(H2SO4)을 사용하여 스트립한다.Typically, the first metal layer 16 is not fully silicided by RTP. Therefore, for the next process, the unsilicided portion and the portion formed on the insulating film 12 should be removed. Since the first metal layer 16 is formed of a titanium layer, the first metal layer 16 is stripped using sulfuric acid (H 2 SO 4 ).
텅스텐층을 비트라인으로 사용하기 위해서는 텅스텐층을 형성하기전에 부착층(glue layer)이 필요하다. 부착층으로는 티타늄 나이트라드(TiN)층이 사용되는데, TiN층은 기판(10)과 오믹접촉을 이루지 못하므로 오믹접촉층으로서 상술한 바와 같이 티타늄 콘택홀(14)을 통해서 노출되는 기판(10)의 표면에 티타늄 실리사이드층을 형성한 것이다. 기판(10)의 표면에 금속 실리사이드층(18)이 형성되어 있으므로 도 3에 도시된 바와 같이 결과물의 노출된 전면에 TiN층으로 부착층(20)을 형성한다. 부착층(20)은 기판으로부터 실리콘이 윗쪽으로 확산되는 것을 방지하는 장벽층으로서의 역할도 한다. 이어서 부착층(20)의 전면에 제2 금속층(22)을 형성한다. 제2 금속층(22)은 실질적인 비트라인으로서 텅스텐층으로 형성한다. 이후 결과물의 안정을 위해 열 처리 공정이 진행된다. 그런데, 이 과정에서는 도 4에 도시한 바와 같이 응집(agglomeration)에 의해 금속 실리사이드층(18a)의 영역이 작아진다. 이는 곧 오믹 접촉영역의 감소를 의미함으로 접촉계면에서의 저항증가를 수반하게 된다. 또한, 기판(10)의 P형 불순물영역에서는 도핑 불순물인 붕소(B)가 티타늄 실리사이드층으로 확산되어 티타늄과 반응하여 붕소화 티타늄(TiB2)을 형성한다. 따라서 기판의 P형 불순물 영역에서는 도핑농도가 작아져서 저항이 높아진다. 이러한 붕소의 소모를 보충하기 위해서 일반적으로 별도로 BF2를 이온주입하고 있다.In order to use the tungsten layer as a bit line, a glue layer is required before forming the tungsten layer. As the adhesion layer, a titanium nitride layer (TiN) is used, and since the TiN layer does not make ohmic contact with the substrate 10, the substrate 10 exposed through the titanium contact hole 14 as described above as an ohmic contact layer. Titanium silicide layer is formed on the surface of). Since the metal silicide layer 18 is formed on the surface of the substrate 10, the adhesion layer 20 is formed of the TiN layer on the exposed front surface of the resultant product, as shown in FIG. 3. The adhesion layer 20 also serves as a barrier layer to prevent silicon from diffusing upward from the substrate. Next, the second metal layer 22 is formed on the entire surface of the adhesion layer 20. The second metal layer 22 is formed of a tungsten layer as a substantial bit line. After that, the heat treatment process is performed to stabilize the result. In this process, however, as shown in FIG. 4, the area of the metal silicide layer 18a is reduced by agglomeration. This means that the ohmic contact area is reduced, which is accompanied by an increase in resistance at the contact interface. In the P-type impurity region of the substrate 10, boron (B), which is a doping impurity, is diffused into the titanium silicide layer to react with titanium to form titanium boride (TiB 2 ). Therefore, the doping concentration is small in the P-type impurity region of the substrate, and the resistance is high. In order to supplement the consumption of boron, BF 2 is generally ion-implanted separately.
이와 같이 종래 기술에 의한 반도체장치의 비트라인 형성방법에서는 콘택홀을 통한 이질도전층의 접촉계면에 오믹접촉을 형성하기 위해 금속 실리사이드층을 형성한다. 하지만, 이후 진행되는 후속 안정화 열처리 공정에 의해 접촉 계면에서의 금속 실리사이드층의 영역이 줄어들어 계면저항이 증가된다. 금속 실리사이드층의 영역감소는 도 5의 전자 현미경사진에서 명확히 볼 수 있다. 도 5에서 참조번호 30이 400Å두께로 형성되어 영역이 감소된 금속 실리사이드층이다.As described above, in the bit line forming method of the semiconductor device according to the related art, a metal silicide layer is formed to form ohmic contact on the contact interface of the heterogeneous conductive layer through the contact hole. However, the subsequent stabilization heat treatment process proceeds to reduce the area of the metal silicide layer at the contact interface, thereby increasing the interface resistance. The area reduction of the metal silicide layer can be clearly seen in the electron micrograph of FIG. 5. In FIG. 5, reference numeral 30 is a metal silicide layer having a thickness of 400 mm 3 and a reduced region.
또한, 후속 열처리 공정에서 금속실리사이드층이 형성된 기판의 도핑 불순물의 감소를 보상하기 위해 별도의 추가공정이 필요하여 공정이 복잡해진다.In addition, in order to compensate for the reduction of the doping impurities in the substrate on which the metal silicide layer is formed in a subsequent heat treatment process, a separate additional process is required, which complicates the process.
따라서 본 발명의 목적은 상술한 종래 기술이 갖는 문제점을 해결하기 위해 콘택홀에 의해 노출되는 하부막의 표면에 균일하게 형성된 금속 실리사이드층을 유지할 수 있는 반도체장치의 비트라인 형성방법을 제공함에 있다.Accordingly, an object of the present invention is to provide a method for forming a bit line of a semiconductor device capable of maintaining a metal silicide layer uniformly formed on a surface of a lower layer exposed by a contact hole in order to solve the problems of the related art.
도 1 내지 도 4는 종래 기술에 의한 반도체장치의 비트라인 형성방법을 단계별로 나타낸 도면들이다.1 to 4 are diagrams illustrating step-by-step methods of forming a bit line of a semiconductor device according to the prior art.
도 5는 도 1 내지 도 4에 도시된 종래 기술에 의한 반도체장치의 비트라인 형성방법으로 형성된 콘택 단면의 전자현미경(SEM)사진이다.5 is an SEM image of a contact cross section formed by a method of forming a bit line of a semiconductor device according to the related art shown in FIGS. 1 to 4.
도 6 내지 도 9는 본 발명의 실시예에 의한 반도체장치의 비트라인 형성방법을 단계별로 나타낸 도면들이다.6 to 9 are diagrams illustrating step-by-step methods of forming a bit line of a semiconductor device in accordance with an embodiment of the present invention.
도 10은 도 6 내지 도 9에 도시한 본 발명의 실시예에 의한 반도체장치의 비트라인 형성방법으로 형성한 텅스텐 콘택단면의 전자현미경(SEM)사진이다.FIG. 10 is an electron microscope (SEM) photograph of a tungsten contact cross section formed by the bit line forming method of the semiconductor device according to the embodiment of the present invention shown in FIGS. 6 to 9.
도 11 및 도 12는 각각 종래 기술 및 본 발명의 실시예에 의한 반도체장치의 비트라인 형성방법으로 형성한 텅스텐 콘택의 저항분포를 나타낸 도면들이다.11 and 12 illustrate resistance distributions of tungsten contacts formed by the bit line forming method of the semiconductor device according to the prior art and the embodiment of the present invention, respectively.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
40:반도체기판.42:제1 절연막.40: semiconductor substrate. 42: first insulating film.
44:콘택홀.48:제2 절연막.44: contact hole. 48: second insulating film.
50:제1 도전층.52:금속실리사이드층50: first conductive layer 52: metal silicide layer
54:부착층.56:제2 도전층.54: adhesion layer. 56: second conductive layer.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 의한 반도체장치의 비트라인 형성방법은 (a) 기판의 전면에 제1 절연막을 형성하는 단계; (b) 상기 제1 절연막에 상기 기판의 표면일부를 노출시키는 콘택홀을 형성하는 단계; (c) 상기 콘택홀을 통해서 노출된 기판의 표면상에 소정 두께의 제2 절연막을 형성하는 단계; (d) 상기 제2 절연막의 전면에 금속 실리사이드층을 형성하는 단계; (e) 상기 결과물의 노출된 전면에 부착층을 형성하는 단계; 및 (f) 상기 부착층의 전면에 도전층을 형성하는 단계를 포함한다.In order to achieve the above object, a method of forming a bit line of a semiconductor device according to an embodiment of the present invention comprises the steps of (a) forming a first insulating film on the entire surface of the substrate; (b) forming a contact hole in the first insulating film to expose a portion of the surface of the substrate; (c) forming a second insulating film having a predetermined thickness on a surface of the substrate exposed through the contact hole; (d) forming a metal silicide layer on the entire surface of the second insulating film; (e) forming an adhesion layer on the exposed front surface of the resultant; And (f) forming a conductive layer on the entire surface of the adhesion layer.
상기 제1 절연막과 제2 절연막은 동일한 절연물질막으로 형성한다.The first insulating film and the second insulating film are formed of the same insulating material film.
상기 제2 절연막은 상기 콘택홀을 형성한 후 콘택홀의 바닥을 클리닝하기 위해 실시하는 ECR(Electronic Cyclotron Resonance)클리닝에서 알곤가스(Ar)에 의해 리 스퍼터링되어 상기 제1 절연막으로부터 분리된 절연물질을 사용하여 형성한다.The second insulating layer is sputtered by argon gas (Ar) in an ECR (Electronic Cyclotron Resonance) cleaning to clean the bottom of the contact hole after forming the contact hole, and uses an insulating material separated from the first insulating film. To form.
상기 (d) 단계는 상기 결과물의 노출된 전면에 소정 두께의 제1 도전층을 형성하는 단계; 상기 결과물을 열처리하여 상기 노출된 기판과 상기 제1 도전층의 계면에 금속 실리사이드층을 형성하는 단계; 상기 제1 도전층의 실리사이드화 되지 않은 부분을 제거하는 단계를 더 포함한다.Step (d) may include forming a first conductive layer having a predetermined thickness on the exposed entire surface of the resultant product. Heat treating the resultant to form a metal silicide layer at an interface between the exposed substrate and the first conductive layer; Removing the unsilicided portion of the first conductive layer.
상기 콘택홀을 통해 노출된 기판과 상기 제1 도전층이 접촉된 상태의 결과물을 RTP처리하여 상기 기판의 노출된 면과 상기 제1 도전층의 계면에 금속 실리사이드층을 형성한다. 상기 RTP는 800℃에서 30분이상 실시한다.RTP treatment of the resultant in contact with the substrate exposed through the contact hole and the first conductive layer forms a metal silicide layer on an interface between the exposed surface of the substrate and the first conductive layer. The RTP is carried out at 800 ° C. for 30 minutes or more.
상기 제1 도전층의 실리사이드화 되지 않은 부분은 황산을 사용하여 제거한다.The unsilicided portion of the first conductive layer is removed using sulfuric acid.
상기 제1 절연막은 실리콘 산화막으로 형성한다. 그리고 상기 부착층은 장벽층으로도 사용되며 티타늄 나이트라이드층으로 형성한다.The first insulating film is formed of a silicon oxide film. The adhesion layer is also used as a barrier layer and is formed of a titanium nitride layer.
상기 금속 실리사이드층은 티타늄 실리사이드층으로 형성하고 상기 제1 도전층은 티타늄막으로 형성한다. 아울러 상기 (f) 단계의 도전층은 텅스텐층으로 형성한다.The metal silicide layer is formed of a titanium silicide layer and the first conductive layer is formed of a titanium film. In addition, the conductive layer of step (f) is formed of a tungsten layer.
본 발명은 콘택홀을 통해서 기판 또는 다른 도전층과 접촉되는 계면에 균일한 두께로 금속 실리사이드층을 형성할 수 있어서 계면접촉 저항을 감소시켜 반도체장치의 동작속도개선과 신뢰성을 높일 수 있다.The present invention can form a metal silicide layer with a uniform thickness at an interface contacting the substrate or another conductive layer through the contact hole, thereby reducing the interface contact resistance, thereby improving the operation speed and reliability of the semiconductor device.
이하, 본 발명의 실시예에 의한 반도체장치의 비트라인 형성방법을 첨부된 도면을 참조하여 상세하게 설명한다.Hereinafter, a method of forming a bit line of a semiconductor device according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 6 내지 도 9는 본 발명의 실시예에 의한 반도체장치의 비트라인 형성방법을 단계별로 나타낸 도면들인데, 먼저, 도 6을 참조하면 반도체기판(40)의 전면에 제1 절연막(42)을 형성한다. 상기 제1 절연막(42)은 실리콘 산화막(SiO2)으로 형성한다. 이어서, 상기 제1 절연막(42)에 상기 반도체기판(40)의 계면 일부를 노출시키는 콘택홀(44)을 형성한다. 상기 콘택홀(44)을 형성한 후 결과물을 ECR클리닝한다.6 to 9 are diagrams illustrating a method of forming a bit line of a semiconductor device according to an exemplary embodiment of the present invention. First, referring to FIG. 6, a first insulating film 42 is formed on a front surface of a semiconductor substrate 40. Form. The first insulating layer 42 is formed of a silicon oxide layer (SiO 2 ). Subsequently, a contact hole 44 exposing a portion of the interface of the semiconductor substrate 40 is formed in the first insulating layer 42. After the contact hole 44 is formed, the resultant is subjected to ECR cleaning.
계속해서 도 7을 참조하면, 상기 ECR클리닝과정에서 상기 제1 절연막(42)의 상기 콘택홀(44) 상부 모서리 부분은 알곤(Ar)가스의 리 스퍼터링에 의해 마모된다. 상기 제1 절연막(42)의 마모된 부분(46)에 있던 절연물질은 그대로 상기 콘택홀(44)의 바닥에 떨어지게 되어 소정 두께의 제2 절연막(48)을 형성한다. 따라서 상기 제2 절연막(48)은 상기 제1 절연막(42)과 동일한 물질로 형성된다. 또한, 상기 제1 절연막(42)으로부터 마모되어 떨어지는 절연물질의 양은 소량이므로 상기 제2 절연막(48)의 두께는 매우 얇게 형성된다. 따라서 상기 제2 절연막(48)은 상기 콘택홀(44)을 통해 접촉되는 도전성 물질의 도전성에는 영향을 주지 않는다.7, in the ECR cleaning process, the upper edge portion of the contact hole 44 of the first insulating layer 42 is worn down by the sputtering of argon (Ar) gas. The insulating material in the worn portion 46 of the first insulating film 42 is left on the bottom of the contact hole 44 as it is to form a second insulating film 48 of a predetermined thickness. Therefore, the second insulating film 48 is formed of the same material as the first insulating film 42. In addition, since the amount of the insulating material that is worn down from the first insulating film 42 is small, the thickness of the second insulating film 48 is very thin. Accordingly, the second insulating layer 48 does not affect the conductivity of the conductive material contacted through the contact hole 44.
다음에는 도 8에 도시한 바와 같이 상기 제2 절연막(도 7의 48)을 포함하는 결과물의 노출된 전면에 제1 도전층(50)을 형성한다. 이어서 상기 제1 도전층(50)이 형성된 결과물을 급속 열처리(RTP)한다. 상기 RTP는 800℃에서 30분 이상 실시한다. 이 결과 상기 제1 도전층(50)과 기판(40)의 노출된 계면 곧, 상기 콘택홀(44)의 바닥의 전면에는 티타늄 실리사이드층으로 형성되는 금속 실리사이드층(52)이 형성된다. 도 8에는 상기 금속 실리사이드층(52)이 형성되면서 상대적으로 얇은 상기 제2 절연막(도 3의 48)은 정확히 도시되지 않는다.Next, as shown in FIG. 8, the first conductive layer 50 is formed on the exposed entire surface of the resultant material including the second insulating film 48 of FIG. 7. Subsequently, the resultant formed with the first conductive layer 50 is subjected to rapid heat treatment (RTP). The RTP is carried out at 800 ° C. for 30 minutes or more. As a result, a metal silicide layer 52 formed of a titanium silicide layer is formed on the exposed interface of the first conductive layer 50 and the substrate 40, that is, the entire surface of the bottom of the contact hole 44. In FIG. 8, the relatively thin second insulating film 48 (FIG. 3) is not illustrated while the metal silicide layer 52 is formed.
상기 콘택홀(44)의 바닥에는 상기 제2 절연막(도 3의 48)이 얇게 형성되어 있으므로 상기 금속 실리사이드층(52)은 그 형성반응이 서서히 진행된다. 또한, 후속 고온 열처리과정에서 상기 제2 절연막(도 3의 48)이 있으므로 해서 상기 금속 실리사이드층(52)은 응집이 방지되어 상기 금속 실리사이드층(52)은 공정내내 균일한 두께로 존재할 수 있다. 따라서 낮은 계면접촉 저항을 유지할 수 있다.Since the second insulating film 48 (48 in FIG. 3) is thinly formed on the bottom of the contact hole 44, the metal silicide layer 52 is gradually formed. In addition, since the second insulating film (48 in FIG. 3) is present in a subsequent high temperature heat treatment process, the metal silicide layer 52 may be prevented from agglomeration so that the metal silicide layer 52 may be present in a uniform thickness throughout the process. Therefore, low interfacial contact resistance can be maintained.
상기 금속 실리사이드층(52)을 형성하는 공정에서 상기 제1 도전층(50)을 구성하는 모든 물질이 실리사이드화되는 것은 아니므로 상기 제1 절연막(42) 전면에 형성된 부분과 콘택홀에서 실리사이드화되지 않은 부분을 제거해야한다. 따라서 상기 제1 도전층(50)은 티타늄층으로 형성된 것이므로 황산(H2SO4)을 사용하여 제거한다. 이렇게 하여 상기 콘택홀(44)의 바닥 즉, 상기 기판(40)의 노출된 전면에는 균일한 두께의 금속 실리사이드층(52)만이 남게된다.In the process of forming the metal silicide layer 52, not all of the materials constituting the first conductive layer 50 are silicided, so that the silicide is not formed in the contact hole and the portion formed on the entire surface of the first insulating layer 42. The part that has not been removed. Therefore, since the first conductive layer 50 is formed of a titanium layer, it is removed using sulfuric acid (H 2 SO 4 ). In this way, only the metal silicide layer 52 having a uniform thickness remains on the bottom of the contact hole 44, that is, the exposed front surface of the substrate 40.
계속해서 도 9를 참조하면, 상기 금속 실리사이드층(52)을 포함하고 있는 결과물의 노출된 전면에 소정의 두께로 부착층(54)을 형성한다. 상기 부착층(54)은 티타늄 나이트라이드(TiN)층으로 형성한다. 상기 부착층(54)의 전면에는 상기 콘택홀(44)을 채우는 제2 도전층(56)을 형성한다. 이후 상기 결과물의 안정화를 위한 열처리공정을 진행한다. 상기 제2 도전층(56)은 텅스텐층으로 형성하며 비트라인으로 사용된다.9, an adhesion layer 54 is formed to a predetermined thickness on the exposed front surface of the resultant product including the metal silicide layer 52. The adhesion layer 54 is formed of a titanium nitride (TiN) layer. A second conductive layer 56 filling the contact hole 44 is formed on the front surface of the adhesion layer 54. Thereafter, a heat treatment process for stabilizing the resultant is performed. The second conductive layer 56 is formed of a tungsten layer and used as a bit line.
도 10에는 본 발명의 실시예에 의한 반도체장치의 비트라인 형성방법에서 형성된 상기 금속 실리사이드층(52)이 형성된 콘택홀의 단면 전자현미경(SEM) 사진이 도시되어 있는데, 이를 참조하면, 콘택홀의 바닥에는 상기 금속 실리사이드층(52)이 전면에 걸쳐서 균일하게 형성되어 있는 것을 볼 수 있다.FIG. 10 is a cross-sectional electron microscope (SEM) photograph of a contact hole in which the metal silicide layer 52 formed in the method of forming a bit line of a semiconductor device according to an embodiment of the present invention is shown. It can be seen that the metal silicide layer 52 is uniformly formed over the entire surface.
도 11 및 도 12의 각 도면은 종래 기술 및 본 발명의 실시예에 따라 측정된 메탈 콘택 저항값의 분포를 나타낸 그래프인데, 도 11의 가로 축은 저항을 나타내고 세로축은 비트라인 콘택이 형성되는 부분에서 가로 축의 정해진 저항 값의 분포를 나타낸다. 도 11에서 그래프 a, c, d, e 및 f는 각각 종래 기술에 의한 방법으로 콘택을 형성한 경우를 나타낸 것으로서 그래프 a는 RTS(Rapid Thermal Supply)방식으로 850℃에서 20초 동안 열처리한 경우의 콘택 저항분포를 나타내는 그래프이고, 그래프 c는 RTA(Rapid Thermal Annealing)방식으로 850℃에서 20초 동안 열처리한 경우의 콘택 저항분포를 나타낸 그래프이다. 그리고 그래프 d는 이온주입후 티타늄층을 형성한 후 200℃로 열처리 한 경우를 나타낸 그래프이고, 그래프 e는 티타늄층 형성한 후 300℃로 열처리하는 노말(normal)방식의 경우를 나타낸 그패프이며, 그래프 f는 RTA방식과 ECR방식을 함께 적용한 경우를 나타낸 그래프이다. 도 11에서 그래프 b는 본 발명의 실시예에 의한 경우로서 80왓트(W), 150암페어(A)의 조건하에서 ECR클리닝을 실시한 후 메탈 콘택 열처리를 실시한 경우를 나타낸 그래프인데, 종래 기술에 비해 콘택저항이 낮은 범위에 분포함을 알 수 있다. 즉, 본 발명의 실시예에 의한 경우는 1,000Ω∼1,500Ω사이에 대부분이 분포한다.11 and 12 are graphs showing a distribution of metal contact resistance values measured according to the prior art and the embodiment of the present invention, in which the horizontal axis represents resistance and the vertical axis represents a portion where a bit line contact is formed. Represents the distribution of fixed resistance values along the horizontal axis. In FIG. 11, graphs a, c, d, e, and f each show a case in which a contact is formed by a conventional method, and graph a shows a case in which a heat treatment is performed at 850 ° C. for 20 seconds using a rapid thermal supply (RTS) method. A graph showing the contact resistance distribution, and graph c is a graph showing the contact resistance distribution when the heat treatment for 20 seconds at 850 ℃ in RTA (Rapid Thermal Annealing) method. And the graph d is a graph showing the case of heat treatment at 200 ℃ after forming a titanium layer after ion implantation, the graph e is a graph showing the case of the normal (normal) method to heat treatment at 300 ℃ after forming a titanium layer, Graph f is a graph showing a case where the RTA method and the ECR method are applied together. In FIG. 11, the graph b is a graph illustrating a case where the metal contact heat treatment is performed after the ECR cleaning under the conditions of 80 watts (W) and 150 amperes (A) according to the embodiment of the present invention. It can be seen that the resistance is distributed in a low range. That is, in the case of the embodiment of the present invention, most of them are distributed between 1,000 Ω and 1,500 Ω.
반면, 종래 기술에 의한 경우도 그래프 c, d 및 e를 보면 알 수 있듯이 동일한 범위내에 분포하지만, 그래프 b가 상기 범위에서 고르게 분포되어 있는 것과는 달리 그래프 c, d 및 e의 경우에는 1500Ω에 치우쳐서 분포되어 있다.On the other hand, in the case of the prior art, the graphs c, d and e are distributed within the same range as can be seen. However, unlike the graph b which is evenly distributed in the above range, the graphs c, d and e are distributed at 1500 Ω. It is.
도 12를 참조하면 상술한 내용을 보다 명확히 알 수 있다. 도 12의 가로 축은 메탈 콘택 열처리 방식이고 세로 축은 콘택 저항을 나타내다. 그리고 도 12에서 그래프 g는 상기 종래 기술 및 본 발명에 의한 각 열 처리방식에 의한 메탈 콘택 저항을 나타내는 그래프이고 상기 그래프(g)의 중간중간에 세로로 나열된 열린 원형 도형(○) 군은 각 메탈 콘택 열 처리 방식에서 반복측정시 측정된 저항값을 표시한 것이다. 즉, 도면의 좌측에서부터 차례대로 원형군 e는 노말 방식으로 메탈 콘택을 형성한 후 측정한 저항값 분포를 나타낸 것이고, 원형군 d는 이온주입후 티타늄층을 형성하고 200℃의 온도로 열처리한 경우를 나타낸 것이며, 원형군 c는 RTA방식으로 850℃에서 20초 동안 열처리한 경우를 나타낸 것이다. 그리고 원형군 a는 RTS 방식으로 850℃에서 20초 동안 열처리 한 경우를 나타낸 것이고, 원형군 b는 본 발명의 실시예인 80W, 150A조건으로 ECR 클리닝을 실시한 후 열처리한 경우 측정한 저항값 분포를 나타낸 것이며, 상기 원형군 f는 RTA방식을 실시한 후 ECR방식을 적용한 경우 측정된 저항값의 분포를 나타낸 것이다. 상기 저항측정횟수는 각 방식마다 동일하게 하였다.Referring to Figure 12 it can be seen more clearly the above description. The horizontal axis of FIG. 12 represents a metal contact heat treatment method, and the vertical axis represents contact resistance. In FIG. 12, the graph g is a graph showing the metal contact resistance according to the heat treatment method according to the related art and the present invention, and the open circular figure (○) group arranged vertically in the middle of the graph g is each metal. The resistance value measured during repeated measurement in the contact heat treatment method is displayed. That is, the circular group e shows a distribution of resistance values measured after forming a metal contact in a normal manner in order from the left side of the drawing, and the circular group d forms a titanium layer after ion implantation and heat-treated at a temperature of 200 ° C. The circular group c shows the case of heat treatment for 20 seconds at 850 ℃ in the RTA method. And the circular group a shows the case of heat treatment for 20 seconds at 850 ℃ by RTS method, the circular group b shows the resistance value measured when the heat treatment after the ECR cleaning under the conditions of 80W, 150A of the embodiment of the present invention The circular group f shows the distribution of the measured resistance values when the ECR method is applied after the RTA method. The number of resistance measurements was the same for each method.
도 12에서 상기 그래프(g)는 상기 각 원형군(a∼f)의 중심값을 지나는 것을 알 수 있었는데, 메탈 콘택을 노말방식으로 한 경우인 상기 원형군 e의 경우는 측정된 저항값이 1000Ω∼1500Ω을 약간 상회하는 범위에 속하고 상기 그래프(g)가 1400Ω근처를 지나는 것을 알 수 있었다. 또한, 원형군 d의 경우에는 측정된 저항값이 750Ω∼1500Ω을 약간 상회하는 범위에 속하고 상기 그래프(g)는 1350Ω근처를 지나는 것을 알 수 있었다. 계속해서 상기 원형군 c, a, b 및 f는 측정된 저항값의 범위가 각각 850Ω∼1500Ω근처, 1000Ω∼2000Ω, 1000Ω근처∼1750Ω근처 및 750Ω근처∼1750근처에 속하고 상기 그래프(g)와는 각각 1300Ω부근, 1150Ω부근, 1230Ω부근 및 1650Ω부근에서 교차되는 것을 알 수 있었다.In FIG. 12, it can be seen that the graph g passes through the center value of each of the circular groups a to f. In the case of the circular group e in which the metal contact is normal, the measured resistance is 1000 Ω. It was found that the graph (g) passed around 1400 Ω in the range slightly above -1,500 Ω. In the case of the circular group d, it was found that the measured resistance value was in the range slightly above 750 Ω to 1500 Ω, and the graph g passed near 1350 Ω. Subsequently, the circular groups c, a, b, and f belonged to the range of the measured resistance values in the vicinity of 850 Ω to 1500 Ω, 1000 Ω to 2000 Ω, near 1000 Ω to 1750 Ω and near 750 Ω to 1750, respectively. It was found that they intersect near 1300Ω, around 1150Ω, around 1230Ω and around 1650Ω, respectively.
도 12를 참조할 때, 본 발명의 실시예에 의한 경우인 상기 원형군 b를 보면, 측정된 저항값의 중심이 1250Ω의 이하로 낮은 것을 알 수 있다. 상기 원형군 a의 경우가 본 발명에 의한 실시예의 경우보다 메탈 콘택저항값이 다소 낮은 것은 사실이나 상기 원형군 a의 경우 메탈 콘택 저항값이 2000Ω이 되는 경우가 다수 존재하므로 바람직한 것이라고는 할 수 없다.Referring to FIG. 12, when looking at the circular group b according to the embodiment of the present invention, it can be seen that the center of the measured resistance value is lower than 1250Ω. In the case of the circular group a, the metal contact resistance value is somewhat lower than in the case of the embodiment according to the present invention, but in the case of the circular group a, the metal contact resistance value is 2000 Ω. .
상기 원형군 e를 보면, 측정된 저항값의 분포가 본 발명의 실시예에 의한 저항값분포인 상기 원형군 b보다 좁은 것은 사실이나 상기 원형군 e의 경우 상기 그래프(g)와 교차되는 중십 저항값이 1400Ω정도여서 상기 그래프(g)와 교차되는 중심 저항값이 1230Ω정도인 본 발명의 실시예에 의한 상기 원형군 b에 비해 메탈 콘택 저항값이 200Ω가까이 높게 나타났다. 따라서 저 콘택저항을 표방하는 본 발명의 목적과는 부합되는 않음을 알 수 있었다. 이러한 결과를 종합해 볼 때, 상기 본 발명의 실시예에 의한 메탈 콘택 열처리 방식이 본 발명의 목적을 달성하는데 있어서 가장 바람직한 방법이라는 결론에 도달할 수 있었다.Looking at the circular group e, it is true that the distribution of the measured resistance values is narrower than the circular group b, which is the resistance value distribution according to the embodiment of the present invention, but in the case of the circular group e, the middle resistance crosses the graph (g). The value of the metal contact resistance was higher than 200 Ω compared to the circular group b according to the embodiment of the present invention having a value of about 1400 Ω and the center resistance crossing the graph (g) of about 1230 Ω. Therefore, it can be seen that it is inconsistent with the object of the present invention to exhibit low contact resistance. Taken together, it can be concluded that the metal contact heat treatment method according to the embodiment of the present invention is the most preferable method for achieving the object of the present invention.
이상으로 본 발명에 의한 반도체장치의 비트라인 형성방법에서는 반도체기판의 일부 계면을 노출시키는 콘택홀의 바닥을 ECR클리닝으로 클리닝할 때, 알곤가스의 리 스프터링으로 콘택홀이 형성된 절연막의 일부를 마모시키고 이것을 콘택홀의 바닥에 소정의 두께로 형성한 후 그 전면에 금속 실리사이드층을 형성하여 비트라인 메탈 콘택을 형성한다. 이렇게 형성된 상기 금속 실리사이드층은 상기 콘택홀의 바닥에 깔린 소정 두께의 절연막으로 인해 후속 고온 열처리 공정에서 응집되지 않으므로 균일한 두께로 실리사이드층을 유지할 수 있다.In the bit line forming method of the semiconductor device according to the present invention, when cleaning the bottom of the contact hole exposing a part of the interface of the semiconductor substrate by ECR cleaning, a part of the insulating film on which the contact hole is formed by the etching of argon gas is worn out. This is formed to a predetermined thickness at the bottom of the contact hole, and then a metal silicide layer is formed on the entire surface to form a bit line metal contact. The metal silicide layer thus formed may not be aggregated in a subsequent high temperature heat treatment process due to an insulating film having a predetermined thickness on the bottom of the contact hole, thereby maintaining the silicide layer with a uniform thickness.
따라서 공정 내내 오믹 접촉을 유지할 수 있어서 서로 물리적 화학적 성질이 다른 물질층사이에서 낮은 접촉저항을 유지할 수 있으므로 반도체장치의 신뢰성을 높일 수 있다.Therefore, the ohmic contact can be maintained throughout the process, so that the low contact resistance can be maintained between the material layers having different physical and chemical properties, thereby increasing the reliability of the semiconductor device.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서의 통상의 지식을 가진자에 의하여 실시가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications can be made by those skilled in the art within the technical spirit of the present invention.
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