KR0176204B1 - Manufacture of semiconductor device - Google Patents
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Abstract
콘택저항을 개선하기 위한 반도체장치의 제조방법이 개시되어 있다.A method of manufacturing a semiconductor device for improving contact resistance is disclosed.
본 발명은 P형 불순물층 상에 붕소질화막 및 제1금속막을 차레로 형성하고, 상기 결과물을 소정의 온도에서 열처리하여 상기 P형 불순물층 표면에 금속 실리사이드막을 형성함과 동시에 상기 붕소질화막 내에 함유된 붕소를 확산시키어 금속 실리사이드막 아래에 P형 불순층의 농도보다 높은 고농도 P형 영역을 형성하고, 상기 금속 실리사이드막 상에 장벽금속막 및 제2금속막을 형성하는 것을 특징으로 한다. 본 발명에 의하면, 금속 실리사이드막과 P형 불순물층 사이의 계면에 고농도 P형 영역을 형성하므로써, 후속 열공정시 금속 실리사이드막 내의 금속과 고농도 P형 영역 내의 붕소가 서로 반응하여 붕소화된 금속막이 형성될지라도 고농도 P형 영역의 농도는 P형 불순물층의 농도보다 높은 상태를 유지한다. 따라서, 제2금속막과 P형 불순물층 사이의 콘택저항이 후속 열공정에 의하여 열화되는 것을 방지할 수 있다.According to the present invention, a boron nitride film and a first metal film are sequentially formed on a P-type impurity layer, and the resultant is heat-treated at a predetermined temperature to form a metal silicide film on the surface of the P-type impurity layer and simultaneously contained in the boron nitride film. Boron is diffused to form a high concentration P-type region under the metal silicide film, which is higher than the concentration of the P-type impurity layer, and a barrier metal film and a second metal film are formed on the metal silicide film. According to the present invention, by forming a high concentration P-type region at the interface between the metal silicide film and the P-type impurity layer, the metal in the metal silicide film and the boron in the high concentration P-type region react with each other during a subsequent thermal process to form a boroned metal film. Even if the concentration of the high concentration P-type region is maintained higher than the concentration of the P-type impurity layer. Therefore, the contact resistance between the second metal film and the P-type impurity layer can be prevented from being degraded by the subsequent thermal process.
Description
제1도 내지 제3도는 종래기술에 의한 반도체장치의 제조방법을 설명하기 위한 단면도들이다.1 to 3 are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.
제4도 내지 제6도는 본 발명에 의한 반도체장치의 제조방법을 설명하기 위한 단면도들이다.4 through 6 are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 P형 불순물층과 고융점 금속막 사이의 콘택저항을 개선하기 위한 반도체장치의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device for improving contact resistance between a P-type impurity layer and a high melting point metal film.
최근 N형 불순물로 도우핑된 폴리실리콘막이 반도체장치의 배선으로 널리 사용되고 있다. 이와 같이 N형 폴리실리콘막이 반도체 장치의 배선으로 널리 사용되는 이유는 P형 폴리실리콘막에 비하여 N형 폴리실리콘막이 낮은 저항을 보이기 때문이다. 그러나 이러한 N형 폴리실리콘막과 P형 불순물로 도우핑된 활성영역을 서로 접촉시키는 콘택부위를 형성하게 되면, 콘택부위에 PN접합이 형성되어 저항성 접촉(ohmic contact)이 형성되지 않으므로 콘택 저항을 크게 증가시키는 문제점이 발생한다. 따라서, P형 활성영역과 접촉하는 배선은 알루미늄과 같은 금속막으로 형성하여 이들 사이에 저항성 접촉이 이루어지도록 하여야 하는 데, 일반적으로 알루미늄과 같은 금속막은 용융점이 낮으므로 반도체장치의 제조과정중 약 500℃이하의 열공정만이 진행되는 후반부에 사용된다. 그러므로, P형 활성영역을 노출시키는 콘택홀은 매우 깊게 형성되고, 이와 같이 단차가 심한 콘택홀을 알루미늄과 같은 금속막으로 채우기가 어려워 콘택불량이 유발될 수 있다. 따라서, 최근에 알루미늄보다 용융점이 훨씬 높은 금속막, 예컨대 텅스텐막을 반도체 제조공정 도중에 사용하여 반도체 기억장치의 비트라인 콘택영역을 형성하는 방법이 제안된 바 있다.Recently, polysilicon films doped with N-type impurities have been widely used for wiring of semiconductor devices. The reason why the N-type polysilicon film is widely used as the wiring of the semiconductor device is that the N-type polysilicon film shows lower resistance than the P-type polysilicon film. However, if a contact portion is formed in contact with the N-type polysilicon film and the active region doped with P-type impurities, PN junction is formed on the contact portion so that ohmic contact is not formed. There is a problem of increasing. Therefore, the wiring in contact with the P-type active region should be formed of a metal film such as aluminum so as to have a resistive contact therebetween. In general, since the metal film such as aluminum has a low melting point, it is about 500 during the manufacturing process of the semiconductor device. Only the thermal process below ℃ is used in the latter part. Therefore, the contact hole exposing the P-type active region is formed very deeply, and it is difficult to fill the contact hole with such a high step with a metal film such as aluminum, causing contact failure. Therefore, a method of forming a bit line contact region of a semiconductor memory device has recently been proposed by using a metal film having a much higher melting point than aluminum, such as a tungsten film, during a semiconductor manufacturing process.
제1도 내지 제3도는 반도체 기억장치, 예컨대 DRAM을 예를하여 용융점이 높은 텅스텐막을 비트라인 콘택을 채우는 플러그로 사용하는 종래의 반도체장치의 제조방법을 설명하기 위한 단면도들이다. 여기서, 각도의 참조부호 a로 표시한 부분은 N형 불순물로 도우핑된 N형 불순물층이 형성된 부분, 예컨대 셀 어레이 영역을 나타내고, 참조부호 b로 표시한 부분은 P형 불순물로 도우핑된 P형 불순물층이 형성된 부분, 즉 주변회로 영역을 나타낸다.1 through 3 are cross-sectional views for explaining a method of manufacturing a conventional semiconductor device using a semiconductor memory device such as a DRAM, for example, a tungsten film having a high melting point as a plug for filling a bit line contact. Here, the portion indicated by the reference numeral a of the angle indicates a portion in which the N-type impurity layer doped with the N-type impurity is formed, for example, a cell array region, and the portion indicated by the reference symbol b is P doped with the P-type impurity. The portion where the type impurity layer is formed, that is, the peripheral circuit region is shown.
제1도는 N형 불순물층(3a) 및 P형 불순물층(3b)을 노출시키는 콘택홀을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 반도체기판(1)의 활성영역 표면에 N형 불순물로 도우핑된 N형 불순물층(3a) 및 P형 불순물로 도우핑된 P형 불순물층(3b)을 선택적으로 형성한다. 다음에, 상기 결과물 전면에 층간 절연막, 예컨대 산화막을 형성하고, 이를 패터닝하여 상기 N형 불순물층(3a)의 소정영역 및 상기 P형 불순물층(3b)의 소정영역을 노출시키는 콘택홀이 형성되도록 층간절연막 패턴(5)을 형성한다. 이어서, 상기 층간절연막 패턴(5)이 형성된 결과물 전면에 300Å정도의 얇은 타이타늄막(7)을 형성하여 노출된 불순물층(3a,3b)과 타이타늄막(7)이 접촉하는 콘택부위를 형성한다.1 is a cross-sectional view for explaining a step of forming a contact hole exposing the N-type impurity layer 3a and the P-type impurity layer 3b. First, an N-type impurity layer 3a doped with N-type impurities and a P-type impurity layer 3b doped with P-type impurities are selectively formed on the surface of the active region of the semiconductor substrate 1. Next, an interlayer insulating film, such as an oxide film, is formed over the entire surface of the resultant material, and patterned to form a contact hole for exposing a predetermined region of the N-type impurity layer 3a and a predetermined region of the P-type impurity layer 3b. The interlayer insulating film pattern 5 is formed. Subsequently, a thin titanium film 7 having a thickness of about 300 m is formed on the entire surface of the resultant layer on which the interlayer insulating film pattern 5 is formed, thereby forming a contact portion where the exposed impurity layers 3a and 3b and the titanium film 7 contact each other.
제2도는 타이타늄 실리사이드막(9), 장벽금속 패턴(11) 및 텅스텐 플러그(13)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로, 상기 타이타늄막(7)이 형성된 결과물을 650℃의 온도에서 어닐링하여 불순물층(3a, 3b)의 실리콘과 상기 타이타늄막(7)을 반응시키므로써, 불순물층(3a,3b)표면에 얇은 타이타늄 실리사이드막(9)을 형성한다.2 is a cross-sectional view for explaining the steps of forming the titanium silicide film 9, the barrier metal pattern 11, and the tungsten plug 13. As shown in FIG. Specifically, the resultant on which the titanium film 7 is formed is annealed at a temperature of 650 ° C. to react the silicon of the impurity layers 3a and 3b and the titanium film 7 to the surface of the impurity layers 3a and 3b. A thin titanium silicide film 9 is formed.
이때, 층간절연막 패턴(5) 표면에 형성된 타이타늄막(7)은 층간절연막 패턴(5)과 반응하지 않으므로 타이타늄막 상태를 그대로 유지한다.At this time, the titanium film 7 formed on the surface of the interlayer insulating film pattern 5 does not react with the interlayer insulating film pattern 5, thereby maintaining the state of the titanium film.
이어서, 상기 반응하지 않은 타이타늄막을 황산용액으로 제거하고 결과물 전면에 얇은 장벽 금속막 및 고융점 금속막인 텅스텐막을 차례로 증착한다. 이때, 상기 텅스텐막은 콘택홀을 완전히 채울 수 있도록 두껍게 형성한다. 그리고 상기 장벽금속막으로는 타이타늄 질화막이 널리 사용된다. 다음에, 상기 층간 절연막 패턴(5)이 노출될 때까지 상기 텅스텐막 및 타이타늄 질화막을 CMP공정으로 평탄화시키어 콘택홀을 채우는 장벽금속막인 타이타늄 질화막은 텅스텐막과 층간절연막 패턴(5)사이에 개재되어 텅스텐막이 들뜨는 현상을 억제시키는 역할을 한다.Subsequently, the unreacted titanium film is removed with a sulfuric acid solution, and a thin barrier metal film and a tungsten film, a high melting point metal film, are sequentially deposited on the entire surface of the resultant product. In this case, the tungsten film is formed thick so as to completely fill the contact hole. As the barrier metal film, a titanium nitride film is widely used. Next, the titanium nitride film, which is a barrier metal film for filling the contact holes by planarizing the tungsten film and the titanium nitride film by the CMP process until the interlayer insulating film pattern 5 is exposed, is interposed between the tungsten film and the interlayer insulating film pattern 5. As a result, the tungsten film serves to suppress the floating phenomenon.
제3도는 저농도 P형 영역(15)이 형성되는 단계를 설명하기 위한 단면도이다. 좀 더 상세히, 상기 텅스텐 플러그(13)가 형성된 기판이 800℃ 내지 900℃의 고온이 요구되는 후속 열공정, 예컨대 DRAM셀의 커패시터 유전막을 형성하기 위한 열공정을 거치게 되면, 상기 P형 불순물층(3b) 표면에 형성된 타이타늄 실리사이드막(9)이 그 아래의 P형 불순물과 반응하여 타이타늄 실리사이드막(9) 아래에 타이타늄 붕소화막(TiB2)이 형성된다.3 is a cross-sectional view for explaining a step in which the low concentration P-type region 15 is formed. In more detail, when the substrate on which the tungsten plug 13 is formed undergoes a subsequent thermal process requiring a high temperature of 800 ° C to 900 ° C, for example, a thermal process for forming a capacitor dielectric film of a DRAM cell, the P-type impurity layer ( 3b) The titanium silicide film 9 formed on the surface reacts with the P-type impurities thereunder to form a titanium boride film TiB 2 under the titanium silicide film 9.
결과적으로, P형 불순물층(3b)과 텅스텐 패턴(13)사이의 콘택저항이 크게 증가하는 현상이 발생한다.As a result, a phenomenon in which the contact resistance between the P-type impurity layer 3b and the tungsten pattern 13 is greatly increased occurs.
상술한 바와 같이 종래의 반도체 장치의 제조방법에 의하면, P형 불순물층과 그 상부에 고융점 금속막으로 이루어진 텅스텐 플러그 사이의 콘택저항이 크게 증가하는 문제점이 발생한다.As described above, according to the conventional method of manufacturing a semiconductor device, a problem arises in that the contact resistance between the P-type impurity layer and the tungsten plug made of a high melting point metal film thereon is greatly increased.
따라서, 본 발명의 목적은 P형 불순물인 붕소가 다량 함유된 붕소질화막(BN layer)을 사용하여 P형 불순물층과 고융점 금속막 사이의 콘택저항이 후속 열공정에 의해 열화되는 것을 방지할 수 있는 반도체장치의 제조방법을 제공하는데 있다.Accordingly, an object of the present invention is to prevent the contact resistance between the P-type impurity layer and the high melting point metal film from being degraded by subsequent thermal processes by using a boron nitride film containing a large amount of boron, which is a P-type impurity. The present invention provides a method for manufacturing a semiconductor device.
상기 목적을 달성하기 위하여 본 발명은,The present invention to achieve the above object,
반도체기판의 소정영역 표면에 P형 불순물층을 구비하는 반도체장치의 제조방법에 있어서,In the manufacturing method of a semiconductor device comprising a P-type impurity layer on a surface of a predetermined region of a semiconductor substrate
상기 P형 불순물층이 형성된 결과물 전면에 상기 P형 불순물층을 노출시키는 콘택홀을 구비하는 층간절연막 패턴을 형성하는 단계;Forming an interlayer insulating film pattern having a contact hole exposing the P-type impurity layer on an entire surface of the resultant product on which the P-type impurity layer is formed;
상기 결과물 전면에 상기 P형 불순물층과, 접촉하는 붕소질화막을 형성하는 단계;Forming a boron nitride film in contact with the P-type impurity layer on the entire surface of the resultant product;
상기 붕소질화막 상에 제1금속막을 형성하는 단계;Forming a first metal film on the boron nitride film;
상기 결과물을 소정의 온도에서 열처리하므로써 상기 제1금속막과 상기 P형 불순물층을 서로 반응시키어 상기 P 형 불순물층 표면에 금속 실리사이드막을 형성함과 동시에, 상기 붕소질화막 내의 붕소를 확산시키어 상기 금속 실리사이드막 아래에 상기 P형 불순물층의 농도보다 높은 고농도 P형 영역을 형성하는 단계;By heat-treating the resultant at a predetermined temperature, the first metal film and the P-type impurity layer react with each other to form a metal silicide film on the surface of the P-type impurity layer, and at the same time, diffuse boron in the boron nitride film to diffuse the metal silicide. Forming a high concentration P-type region under the film which is higher than the concentration of the P-type impurity layer;
상기 층간절연막 표면에 잔존하는 붕소질화막 및 제1금속막을 제거하는 단계;Removing the boron nitride film and the first metal film remaining on the surface of the interlayer insulating film;
상기 콘택홀 측벽 및 바닥에 장볍금속막 패턴을 형성하는 단계; 및 상기 장볍 금속막 패턴으로 둘러싸여진 콘택홀을 채우는 제2금속막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법을 제공한다.Forming a light metal layer pattern on the sidewalls and the bottom of the contact hole; And forming a second metal film pattern filling a contact hole surrounded by the long metal film pattern.
본 발명에 의하면, 붕소질화막 내에 함유된 붕소(B)를 확산시키어 P형 불순물층 표면에 고농도의 P형 영역을 형성하므로써, P 형 불순물층과 제2금속막 패턴 사이의 콘택 저항이 증가하는 것을 방지할 수 있다.According to the present invention, the contact resistance between the P-type impurity layer and the second metal film pattern is increased by diffusing boron (B) contained in the boron nitride film to form a high concentration P-type region on the surface of the P-type impurity layer. You can prevent it.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제4도 내지 제6도는 본 발명에 의한 반도체 장치의 제조방법을 DRAM의 비트라인 콘택 형성방법을 예로 하여 설명하기 위한 단면도들이다. 여기서, 각도의 참조부호 a로 표시한 부분은 N형 불순물로 도우핑된 N형 불순물층이 형성된 부분, 예컨대 셀 어레이 영역을 나타내고, 참조부호 b로 표시한 부분은 P형 불순물로 도우핑된 P형 불순물층이 형성된 부분, 즉 주변회로 영역을 나타낸다.4 through 6 are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention by taking a bit line contact forming method of a DRAM as an example. Here, the portion indicated by the reference numeral a of the angle indicates a portion in which the N-type impurity layer doped with the N-type impurity is formed, for example, a cell array region, and the portion indicated by the reference symbol b is P doped with the P-type impurity. The portion where the type impurity layer is formed, that is, the peripheral circuit region is shown.
제4도는 콘택홀을 형성하는 단계를 설명하기 위한 단면도이다.4 is a cross-sectional view for explaining a step of forming a contact hole.
먼저, 반도체기판의 소정영역에 N형 불순물층(23a) 및 P형 불순물층(23b)을 형성하고, 그 결과물 전면에 층간절연막, 예컨대 산화막을 형성한다. 이어서, 상기 층간 절연막을 패터닝하여 상기 N형 불순물층(23a) 및 P형 불순물층(23b)을 각각 노출시키는 콘택홀을 구비하는 층간절연막 패턴(25)을 형성한다. 다음에, 상기 층간절연막 패턴(25)이 형성된 결과물 전면에 300Å정도의 얇은 붕소질화막(BN layer)을 스퍼터링 방법으로 형성한다. 계속해서, 상기 붕소질화막을 선택적으로 식각하여 셀 어레이 영역(a)의 N형 불순물층(23a)과 주변회로 영역(b)의 N형 불순물층(도시하지 않음)은 노출시키고, 주변회로 영역(b)의 P형 불순물층(23b)이 형성된 부분만 덮는 붕소질화막(27)을 형성한다. 이어서, 붕소질화막(27)이 형성된 결과물 전면에 제1 금속막(29), 예컨대 타이타늄막을 형성한다.First, an N-type impurity layer 23a and a P-type impurity layer 23b are formed in a predetermined region of a semiconductor substrate, and an interlayer insulating film, for example, an oxide film, is formed over the resultant. Subsequently, the interlayer insulating layer is patterned to form an interlayer insulating layer pattern 25 having contact holes exposing the N-type impurity layer 23a and the P-type impurity layer 23b, respectively. Next, a thin boron nitride film (BN layer) of about 300 GPa is formed on the entire surface of the resultant layer on which the interlayer insulating film pattern 25 is formed. Subsequently, the boron nitride film is selectively etched to expose the N-type impurity layer 23a of the cell array region a and the N-type impurity layer (not shown) of the peripheral circuit region b. A boron nitride film 27 covering only the portion where the p-type impurity layer 23b of b) is formed is formed. Subsequently, a first metal film 29, for example, a titanium film, is formed on the entire surface of the resultant product on which the boron nitride film 27 is formed.
제5도는 금속 실리사이드막(31), 고농도 P형 영역(33), 장벽 금속막 패턴(3)및 제2 금속막 패턴(37)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로, 상기 제1금속막(29)이 형성된 결과물을 소정의 온도, 예컨대 650℃에서 열처리한다. 이때, 상기 제1 금속막(29)과 그 아래의 불순물층들(23a, 23b)이 서로 반응하여 각각의 불순물층(23a, 23b)표면에 금속 실리사이드막(31), 즉 타이타늄 실리사이드막이 형성되고, 또한 붕소질화막(27)내에 함유된 붕소(B)가 확산되어 상기 p형 불순물층(23b) 표면의 금속 실리사이드막(31) 아래에 P형 불순물층(23b)의 불순물 농도보다 높은 고농도 P형 영역(33)이 형성된다. 한편, 상기 층간절연막 패턴(25)의 표면에 형성된 붕소질화막(27) 및 제1금속막(29)은 상기 열처리시 층간절연막 패턴(25), 즉 산화막과 반응하지 않는다. 여기서, 상기 열처리는 질소 분위기에서 30초 동안 금속열처리(RTP)공정으로 실시하는 것이 바람직하다.5 is a cross-sectional view for explaining the steps of forming the metal silicide film 31, the high concentration P-type region 33, the barrier metal film pattern 3, and the second metal film pattern 37. As shown in FIG. Specifically, the resultant product on which the first metal film 29 is formed is heat-treated at a predetermined temperature, for example, 650 ° C. At this time, the first metal layer 29 and the impurity layers 23a and 23b thereunder react with each other to form a metal silicide layer 31, that is, a titanium silicide layer on the surface of each impurity layer 23a or 23b. In addition, boron (B) contained in the boron nitride film 27 is diffused to form a high concentration P-type higher than the impurity concentration of the P-type impurity layer 23b under the metal silicide film 31 on the surface of the p-type impurity layer 23b. Region 33 is formed. Meanwhile, the boron nitride layer 27 and the first metal layer 29 formed on the surface of the interlayer insulating layer pattern 25 do not react with the interlayer insulating layer pattern 25, that is, the oxide layer during the heat treatment. Here, the heat treatment is preferably performed by a metal heat treatment (RTP) process for 30 seconds in a nitrogen atmosphere.
다음에, 상기 고농도 P형 영역(33)이 형성된 결과물의 층간절연막 패턴(25) 표면에 반응되지 않고 남아 있는 붕소 질화막(27) 및 제1 금속막(29)을 황산용액으로 제거한다. 이어서, 상기 결과물 전면에 200Å 내지 500Å의 얇은 장벽금속막 및 상기 콘택홀을 충분히 채울 수 있는 두께를 갖는 제2금속막을 차례로 형성한다. 여기서, 상기 장벽금속막 및 제2금속막은 각각 타이타늄 질화막 및 고융점 금속막인 텅스텐막으로 형성하는 것이 바람직하다. 상기 장벽금속막은 제2금속막을 구성하는 텅스텐 원자들이 불순물층들(23a,23b) 내부로 확산하는 현상을 방지하기 위한 목적으로 형성하며, 상기 금속 실리사이드막(31)은 장벽금속막인 타이타늄 질화막이 불순물층들(23a, 23b)과 직접 접촉할 경우 이들이 저항성 접촉(ohmic contact)을 갖지 못하므로 그들 사이에 개재시키어 저항성 접촉을 갖도록 하기 위한 목적으로 형성한다.Next, the boron nitride film 27 and the first metal film 29 which remain unreacted on the surface of the resultant interlayer insulating film pattern 25 on which the high concentration P-type region 33 is formed are removed with a sulfuric acid solution. Subsequently, a thin barrier metal film having a thickness of 200 μs to 500 μs and a second metal film having a thickness sufficient to sufficiently fill the contact hole are sequentially formed on the entire surface of the resultant. Here, the barrier metal film and the second metal film are preferably formed of a tungsten film which is a titanium nitride film and a high melting point metal film, respectively. The barrier metal film is formed to prevent the tungsten atoms constituting the second metal film from diffusing into the impurity layers 23a and 23b, and the metal silicide film 31 is a titanium nitride film which is a barrier metal film. In direct contact with the impurity layers 23a and 23b, since they do not have ohmic contacts, they are formed for the purpose of having an ohmic contact therebetween.
이어서, 상기 층간절연막 패턴(25)이 노출될 때까지 상기 제2금속막 및 장벽금속막을 평탄화시키어 콘택홀을 채우는 장벽금속막 패턴(35) 및 제2 금속막 패턴(37), 즉 텅스텐 플러그를 형성한다.Subsequently, the barrier metal film pattern 35 and the second metal film pattern 37, that is, tungsten plugs, which planarize the second metal film and the barrier metal film to fill the contact holes until the interlayer insulating film pattern 25 is exposed, are removed. Form.
여기서, 제2금속막 및 장벽금속막을 평탄화시키는 방법으로는 CMP공정을 사용하는 것이 바람직하다.Here, it is preferable to use a CMP process as a method of planarizing the second metal film and the barrier metal film.
제6도는 본 발명에 의하여 형성된 콘택부위의 전기적인 특성, 즉 콘택저항이 후속 열공정에 의해 열화되지 않음을 설명하기 위한 단면도이다. 좀 더 상세히, 상기 제2 금속막 패턴(37)과 접촉하는 비트라인(도시하지 않음)을 텅스텐막으로 형성하고, 그 결과물 상에 DRAM의 셀 커패시터를 형성하기 위하여 고온공정, 예컨대 800℃ 내지 900℃의 온도가 요구되는 후속 열공정을 진행하게 되면, 상기 금속 실리사이드막(31)과 고농도 P형 영역(33)사이의 계면에 금속 실리사이드막(31)내의 금속, 즉 타이타늄과 고농도 P형 영역(33)의 붕소가 서로 반응하여 타이타늄 붕소화막(TiB2:39)이 형성된다. 이때, 상기 고농도 P형 영역(33)의 붕소가 소모되어 고농도 P형 영역(33)의 농도가 감소된다. 그러나, 상기 고농도 P형 영역(33)은 상기 후속 열공정을 진행하기 이전에 P형 불순물층(33)보다 훨씬 높은 농도를 가지고 있으므로 후속 열공정을 진행할지라도 고농도 P형 영역(33)의 농도는 P형 불순물층(33)의 농도보다 낮아지지 않는다. 따라서, P형 불순물층(23b)과 제2 금속막 패턴(37) 사이의 콘택저항, 정확하게는 고농도 P형 영역(33)과 금속 실리사이드막(31)사이의 콘택저항은 고온의 후속 열공정을 진행하여도 증가하지 않는다.6 is a cross-sectional view for explaining the electrical characteristics of the contact portion formed by the present invention, that is, the contact resistance is not degraded by the subsequent thermal process. In more detail, in order to form a bit line (not shown) in contact with the second metal film pattern 37 with a tungsten film, and to form a cell capacitor of DRAM on the resultant, a high temperature process such as 800 ° C. to 900 ° C. Subsequent thermal processes requiring a temperature of < RTI ID = 0.0 > C < / RTI > are applied to the metal between the metal silicide film 31 and the high concentration P-type region 33, i.e., titanium and high concentration P-type regions ( Boron in 33) reacts with each other to form a titanium boride film (TiB 2 : 39). At this time, boron in the high concentration P-type region 33 is consumed, and the concentration of the high concentration P-type region 33 is reduced. However, since the high concentration P-type region 33 has a much higher concentration than the P-type impurity layer 33 before the subsequent thermal processing, the concentration of the high concentration P-type region 33 is maintained even if the subsequent thermal processing is performed. It is not lower than the concentration of the P-type impurity layer 33. Therefore, the contact resistance between the P-type impurity layer 23b and the second metal film pattern 37, precisely, the contact resistance between the high concentration P-type region 33 and the metal silicide film 31, is followed by a high temperature subsequent thermal process. It does not increase even if it proceeds.
상술한 바와 같이 본 발명의 바람직한 실시예에 의하면, 붕소질화막을 사용하여 P형 불순물층 표면에 고농도의 P형 영역을 형성하므로써 후속 열공정시 P형 불순물층과 제2금속막 사이의 콘택저항이 열화되는 현상을 방지할 수 있다.As described above, according to the preferred embodiment of the present invention, the contact resistance between the P-type impurity layer and the second metal film is degraded during the subsequent thermal process by forming a high concentration P-type region on the surface of the P-type impurity layer using a boron nitride film. The phenomenon can be prevented.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식의 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical idea of the present invention.
Claims (9)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960011617A KR0176204B1 (en) | 1996-04-17 | 1996-04-17 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
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| KR1019960011617A KR0176204B1 (en) | 1996-04-17 | 1996-04-17 | Manufacture of semiconductor device |
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Family Applications (1)
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-
1996
- 1996-04-17 KR KR1019960011617A patent/KR0176204B1/en not_active IP Right Cessation
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| KR970072083A (en) | 1997-11-07 |
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