KR19980032423A - 이득제어회로 및 방법 - Google Patents

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Abstract

고주파통신시스템에서 가변이득과 자동이득제어증폭기 또는 감쇠기 내에서 전류 이득을 제어하기 위한 회로와 방법. 전류가 공급된 트랜지스터는 이득 제어 변화에는 무관하게 항상 동일한 DC 바이어스에서 작동한다. 입력신호는 컬렉터가 이득이 제어될 출력 전류를 공급하는 트랜지스터의 베이스에 공급된다. 출력 전류 이득을 조정하기 위한 AGC전류와 DC 바이어스 전류가 멀티-트랜지스터 회로를 통하여 트랜지스터의 베이스에 공급된다.

Description

이득제어회로 및 방법
본 발명은 신호 레벨을 전기적으로 제어하기 위한 회로에 관한 것이며, 특별히 고주파 통신 시스템에서 가변 이득 및 자동 이득 제어 증폭기 또는 감쇠기를 위한 이득 제어 회로에 관한 것이다.
통신 시스템 회로에서의 많은 회로들은 신호 레벨을 제어하기 위한 장치들을 필요로 한다. 가변이득 및 자동이득제어증폭기 및 감쇠기는 이 목적에 이용된다.
통신 시스템에서 신호 레벨을 제어하기 위한 장치로서 차동 쌍 감쇠기가 있다이다. 감쇠기 내의 트랜지스터의 컬렉터로부터의 출력은 페어의 이미터에서의 입력되는 전류의 기준화된 복제이며, 여기서 감쇠의 정도는 적용된 차동전압의 함수이다. 그러한 장치에 있어서, 입력신호와 DC 바이어스 양쪽은 기준화된다. 그러나, 높은 감쇠에서는 감소된 DC 바이어스는 장치의 작동에 영향을 미치며, 대역폭이 줄어들게하고 전류이득이 떨어지도록 한다.
알려진 배열은 각각 단일 감쇠기보다 더적은 감쇠를 가지는 몇몇 감쇠기 스테이지들을 캐스케이딩(cascading)함으로써 이 문제를 피하고 있다. 캐스케이딩은 시스템 공급 전류 요구에 더하여 시스템 대역폭을 감쇠시킬 스테이지들을 연결하기 위해 낮은 공급전압 작동에 해를 입히는 캐스케이딩된 스테이지들을 스택시킬 필요, 또는 전류 미러 또는 레벨 시프터의 사용과 같은 다른 문제들을 일으킨다.
본 발명은 입력신호에 이득 제어 변화에 상관없는 DC 바이어스가 공급된 트랜지스터를 작동하여 많은 이들 문제들을 피하고 있다. 입력신호는 컬렉터가 이득이 제어될 출력 전류를 공급하는 트랜지스터의 베이스에 공급된다. 출력 전류 이득을 조정하기 위한 AGC전류와 DC바이어스 전류는 DC바이어스가 궁극적으로 출력 전류 이득의 변화에 무관하도록 하는 멀티-트랜지스터 회로를 통하여 트랜지스터의 베이스에 공급된다.
본 발명의 목적은 입력신호가 공급되는 트랜지스터가 이득 제어 변화에 궁극적으로 무관환 DC 바이어스로 동작하는 이득 제어 회로와 방법을 제공하는 것이다.
또다른 목적은 회로를 위한 셀이 셀을 위한 출력에 접속된 컬렉터, 접지된 이미터 그리고 셀을 위한 입력에 접속된 베이스를 구비한 제 1 트랜지스터와 출력이득을 조정하기 위한 AGC 전류소스와 DC 바이어스를 제 1 의 트랜지스터에 공급하기 이한 DC 바이어스전류소스 양쪽을 구비한 작동회로를 포함하며, 제 1 트랜지스터에 AGC 전류소스와 DC 바이어스 전류 소스 양쪽이 DC 바이어스가 이득에서의 변화에 무관하도록 멀티-트랜지스터 회로를 통하여 제 1 트랜지스터의 베이스에 접속되는 이득 제어 회로 및 방법을 제공하는 것이다.
또다른 목적은 제 1 트랜지스터가 회로 출력에 접속되는 제 1 터미널과 회로 입력에 연결되는 베이스를 구비하고, 시리얼로 접속된 트랜지스터의 제 1 쌍이 사이에 제 1 트랜지스터의 베이스에 접속되는 제 1 노드(node)를 구비하고, 시리얼로 접속된 트랜지스터의 제 2 쌍이 바이어스 전류 소스에 접속되고 사이에 제 2 노드에 접속된 AGC 전류 소스를 구비하며 여기서 제 2 쌍 중 하나의 베이스가 제 1 쌍중 첫 번째 것의 베이스에 접속되고, 제 6 트랜지스터가 AGC 전류 소스에 접속되고 제 1 쌍중 두 번째 것의 베이스에 접속되는 베이스를 구비하여 제 1 트랜지스터의 베이스에 공급되는 DC 바이어스가 이득 변화에 무관하고, 복수의 셀들이 캐스케이딩되며, 각 셀은 입력 신호가 공급되는 이득 제어 변화와 궁극적으로 무관한 DC 바이어스로 작동하는 트랜지스터를 구비하는 이득 제어 회로와 방법을 제공하기 위한 것이다.
본 발명은 예를 통하여 수반되는 도면들을 참고로 지금 기술될 것이다. 여기서:
도 1은 본 발명의 기본 셀의 실시예의 회로도이고,
도 2는 본 발명의 실시예의 캐스케이딩된 셀의 회로도이고,
도 3은 본 발명의 캐스케이딩된 셀의 추가 실시예의 회로도이고,
도 4는 차동 장치를 위한 본 발명의 실시예의 회로도이고,
도 5는 차동 장치를 위한 본 발명의 제 2 의 실시예의 회로도이다.
* 도면의 주요부분에 대한 부호의 설명 *
Q1,Q2,Q3, : 트랜지스터 10,20 : 셀
Q4,Q5,Q6,Q7 N1,N2 : 노드
도 1은 셀을 위한 출력I OUT 에 접속된 컬렉터, 접지된 이미터 그리고 셀을 위한 입력I IN 에 접속된 베이스를 구비한 제 1 트랜지스터(Q1)를 포함하는 이득제어회로를 위한 기초 셀(10)의 실시예를 보여준다. 트랜지스터(Q1)의 베이스에 적용된 전류중 소량만이 베이스에 흡수되고, 대부분은 노드(N1)에서의 트랜지스터(Q2)의 이미터에 흡수된다. 트랜지스터(Q2)는 그리하여 입력 전류를 전압으로 그리고 전압을 출력 전류로 변환시킨다.
시리얼로 접속된 트랜지스터(Q2,Q5)의 제 1 쌍은 전위VDD와 접지 사이에 접속될 것이며 트랜지스터(Q1)의 베이스에 접속된 트랜지스터들(Q2,Q5) 사이에서 노드(N1)를 구비한다. AGC전류소스I AGC 는I IN 으로부터I OUT 로의 이득을 조정하기 위한 전류을 공급할 것이고(두 개의 전류소스I AGC 보이는데, 한 개의 그러한 소스가 충분할 것이다.) 바이어스 전류소스I BIAS 는 DC바이어스 전류를 공급할 것이다.
시리얼로 접속된 트랜지스터들(Q3,Q4)의 제 2 쌍은I BIAS 와 접지 사이에 접속될 것이며 각각은 컬렉터에 접속되는 베이스를 구비할 것이다.I AGC 는 트랜지스터(Q3,Q4)들의 제 2 쌍 사이의 노드(N2)에 접속될 것이고 트랜지스터(Q4)의 베이스는 트랜지스터(Q2)의 베이스에 접속될 것이다. 제 6 트랜지스터는I AGC 과 접지 사이에 접속되고 그것의 베이스는 그것의 컬렉터와 트랜지스터(Q5)의 베이스에 접속될 것이다. 작동에 있어서, 트랜지스터(Q1)의 베이스에 공급되는 DC바이어스는 전류 이득의 변화에 무관하다.
예를 들면, 트랜지스터들은 PNP 또는 NPN인 바이폴러 접합 트랜지스터일 것이며, 혹은 MOS트랜지스터일 것이다. 바이어스 전류와 AGC 전류는 동일하거나 혹은 다를 것이며, 복수의 셀의 캐스케이드 내에서 셀에 따라 다양할 것이다.
이해가 회로의 작동과 방법의 다음의 수학적 기술에 의해 용이해질 것이다.
만약 모든 트랜지스터들이 동일한 크기이며 정합이 이루어지면,
V BEQ1 + V BEQ2 = V BEQ3 + V BEQ4 (1)
I C1 I C2 = I C3 I C4 (2)
I OUT (I AGC + I IN ) = I BIAS (I AGC + I BIAS )(3)
알게되겠지만,I IN = I BIAS + I SIG 이고, 여기서 ISIG는 입력신호레벨이다. 다음
(4)
(5)
여기서,
(6)
여기서,
그리고,
(7)
그래서,
(8)
출력전류 IOUT는 동일한 DC 바이어스를 구비하고, AC부분은 180˚상이동되며, 팩터
에 의해 기준화된다.I AGC 가 양 또는 음이기 때문에 셀은 이득 또는 감쇠가 가능하다.
기초 셀(10)은 두 개의 트랜지스터 VBE'(약 1.6V)과 같은 저 공급 전압에서 작동할 것이며, 총 공급전류는 캐스케이딩된 차동 쌍들에 비교할만 한다. 또한, 신호가 통과하는 트랜지스터(Q1)가 항상 감소 팩터와 무관한 동일한 DC바이어스에서 작동하므로, 대역폭은 또한 전류 이득에 실질적으로 무관하며, 전 감쇠영역에 걸쳐서 넓고, 일정한 대역폭을 제공한다. 바이어스 전류는 이득을 변화시키기 위해서 또한 사용될 것이다. 예를들어, 만약 도 1에서I BIAS 의 값이 감소한다면, 감쇠는I AGC 를 변화하지 않으면서 증가될 것이다.
도 2는 이전 기술의 전형인 레벨 이동 및 DC 블로킹 커패시터 또는 셀들사이에 다른 매칭네트워크 없이 캐스케이딩될 수 있는 복수의 셀(10)들을 보여준다. 하나의 셀(10)의 출력은 입력으로서 다음 셀(10')에 공급될 것이다. 도 2에서 보여주는 것처럼 캐스케이딩된 셀(10')은 완전히 분리된 성분들에 따라 신호 레벨을 변화시킬 것이다. 만약 셀(10)의 출력이 제 2 의 동일 셀(10)로의 입력이 된다면, IOUT는 동일한 DC바이어스를 가지지만 AC부분은 팩터
에 의해 기준화된다.
만약, 제 2 셀(10)의 출력이 제 3 의 동일 셀(10)로의 입력이라면, IOUT는 동일한 DC바이어스를 구비하지만, AC부분은 180˚상이동을 가지며 팩터
에 의해 기준화된다.
두 개의 동일한 셀(10)에 있어서, 0 부터 -45dB 까지의 감쇠 범위가 얻어질 수 있다.
이득 제어 회로의 작동은 바람직하게는 선형이고, 이러한 목적을 위해 가장좋은 선형이 캐스케이딩된 셀의 짝수로 얻어진다는 것이 발견되었다. 선형 조작에 있어서,I BIAS 와I AGC 의 합계에 대한 신호 전류I SIG 의 비율 x(식 5로부터)는 AGC(최대 이득)가 없는 최악의 경우와 함께 바람직하게는 작다. 그러나, 교대 셀은 일그러짐을 말소시키는 경향을 가지고 있고, 두 개의 캐스케이딩된 셀들에 있어서, 제 2 의 셀은 AGC가 0이고, y=0 일 때 제 1 셀로 부터의 일그러짐을 말소시킨다(식 6으로부터). 그러므로, 궁극적인 최악의 경우는 이득의 어느 경계 레벨에 있다. 세 개의 셀에 있어서, 일그러짐은I AGC 가I BIAS 이고, y = 0.5일 때, 오직 약간의 향상을 가지는 단일 셀에 있어서와 거의 동일하다. 그리하여, 선형은 스테이지들이 짝수일때 최상이다.
도 3은 전류I BIAS 및I AGC 가 동일하고 트랜지스터들이 동일한 싸이즈일 때 바이어싱 부분(I BIAS ,Q4,Q4 그리고 Q6)을 다른 셀(10)과 공유하는 셀(10)을 나타낸다.
도 4에 나타내었듯이, 기초셀(10)은 차동셀(20)에서의 사용을 위해 또한 적응될 것이다. 셀(20)을 위한 제 2 입력과 출력을 제공하기 위하여 셀 10'의 3개의 트랜지스터 (Q1,Q2 그리고 Q5)를 반복하기 위해 3개의 트랜지스터들(Q7-9)이 더해진다.
도 5의 회로는 트랜지스터(Q1,Q7)의 이미터가 공동으로 저항 R1을 통하여 접지에 접속되어있는 추가적인 실시예를 나타낸다. R1의 저항값의 2배를 가지는 제 2 저항 R2는 Q4의 이미터와 Q3의 컬렉터/베이스 사이에 접속되어 있다.
이미터들의 상호 묶음은 가상의 접지를 형성하며 실질적으로 입력 신호로 부터의 어느 전류도 R1을 관통하지 않는다. 이것은 트랜지스터(Q1,Q7) 사이에서의 부정합에 있어서 트랜지스터(Q1,Q7)의 작동점을 안정화시키는 경향을 가진다. 단점은 일그러짐이 더 낮은 값에서 전개하고 그리하여 일그러짐이 신호의 a.c.부분이 증가함에 따라 약간 증가할 것이다 라는 것이다.
본 발명은 AGC 장치들(즉, 전자적으로 변화가능한 이득을 가지는 장치들), 이득제어증폭기 그리고 감쇠기를 포함하는 각종 장치들과 다른 유사한 장치들에의 응용을 발견한다. 본 발명은 특별히 고주파 통신 시스템에의 이용에 적합하다.
고주파 통신 시스템에 있어서 가변 이득과 자동 이득 제어 증폭기 또는 감쇠기에서의 전류 이득을 제어하기 위한 회로와 방법. 전류가 공급되는 트랜지스터는 이득 제어 변화에 무관하게 항상 동일한 DC 바이어스에서 작동한다. 입력신호는 컬렉터가 이득이 제어될 출력전류을 공급하는 트랜지스터의 베이스에 공급된다. 출력전류이득을 조절하기 위한 AGC 전류와 DC 바이어스 전류는 멀티-트랜지스터 회로를 통하여 트랜지스터의 베이스에 공급된다.

Claims (10)

  1. 제 1 의 전위와 접지 사이에 접속되는 셀을 구비하는 이득 제어 회로에 있어서, 상기 셀은:
    셀을 위한 출력에 접속된 제 1 터미널, 접지된 제 2 터미널 그리고 셀을위한 입력에 접속된 베이스을 구비하는 제 1 트랜지스터와; 제 1 전위와 접지 사이에 접속된 시리얼로 접속된 트랜지스터의 제 1 쌍, 상기 제 1 트랜지스터의 상기 베이스에 연결되는 상기 제 1 쌍 사이에 제 1 노드와; 셀을 위한 입력 전류의 이득을 조정하기 위한 AGC 전류 소스와; DC 바이어스 전류를 공급하기 위한 바이어스 전류 소스와; 상기 바이어스 전류소스와 접지 사이에 접속된 시리얼로 접속된 트랜지스터의 제 2 쌍; 그리고 상기 제 1 트랜지스터의 상기 베이스에 공급되는 DC바이어스가 셀을 위한 입력에서 입력전류의 이득변화에 무관하도록 상기 AGC 전류 소스와 접지 사이에 접속되고 트랜지스터의 제 1 쌍 중의 제 2 트랜지스터의 베이스에 접속되는 베이스를 구비하는 제 6 트랜지스터를 포함하며,
    트랜지스터의 상기 제 2 쌍에 있어서, 트랜지스터의 상기 제 2 쌍 각각은 제 1 터미널에 접속되는 베이스를 구비하고, 상기 AGC전류소스는 트랜지스터의 상기 제 2 쌍 사이의 제 2 노드에 연결되며, 트랜지스터의 제 2 쌍중 하나의 베이스는 트랜지스터의 상기 제 1 쌍중 제 1 트랜지스터의 베이스에 접속되며,
    상기 제 6 트랜지스터에 있어서, 상기 제 6 트랜지스터의 상기 베이스는 상기 제 6 트랜지스터의 제 1 터미널에 또한 접속되는 것을 특징으로 하는 이득제어회로.
  2. 제 1 항에 있어서, 셀들중 첫 번째 것의 출력이 셀들 중 두 번째 것을 위한, 바람직하게는 상기 복수의 셀들중 짝수를 위한 입력이 되는 캐스케이드 내의 복수의 상기 셀에 의해 특징지워지는 이득제어회로.
  3. 제 1 항 또는 제 2 항 있어서, 셀은:
    셀을 위한 제 2 출력에 접속된 제 1 터미널과, 접지된 제 2 터미널과, 셀을위한 제 2 입력에 접지된 베이스를 구비하는 제 7 트랜지스터; 제 1 전위과 접지 사이에 접속된 시리얼로 접속된 트랜지스터의 제 3 쌍, 상기 제 7 트랜지스터의 상기 베이스에 접속되는 상기 제 3 쌍 사이의 제 3 노드; 그리고 상기 제 1 쌍의 제 1 트랜지스터의 상기 베이스에 접속되는 상기 제 3 쌍의 제 1 트랜지스터의 베이스와 상기 제 1 쌍의 제 2 트랜지스터의 상기 베이스에 접속되는 상기 제 3 쌍의 제 2 트랜지스터의 베이스를 포함하는 것을 특징으로 하는 이득제어회로.
  4. 제 1 항 및 제 3 항에 있어서, 모든 상기 트랜지스터들이 실질적으로 동일한 크기의 NPN 바이폴러 트랜지스터이거나, 또는 모든 상기 트랜지스터들이 실질적으로 동일한 크기의 PNP 바이폴러 트랜지스터이거나, 또는 모든 상기 트랜지스터들이 실질적으로 동일한 사이즈의 MOS 트랜지스터인 것을 특징으로 하는 이득제어회로.
  5. 제 1 항 내지 제 4 항에 있어서, 모든 상기 트랜지스터들은 실질적으로 동일한 크기의 MOS 트랜지스터인 것을 특징으로 하는 이득제어회로.
  6. 제 1 항 내지 제 5 항에 있어서, 이득제어증폭기, 또는 이득제어감쇠기, 또는 자동 이득 제어 시스템에의 사용에 적합한 것을 특징으로 하는 이득제어회로.
  7. 셀을 위한 출력에 접속되는 제 1 터미널과, 접지된 제 2 터미널 그리고 셀을 위한 입력에 접지된 베이스를 구비하는 제 1 트랜지스터; 회로를 위한 입력 전류의 이득을 조절하기 위한 AGC 전류소스와 상기 제 1 트랜지스터에 DC바이어스를 제공하기 위한 DC 바이어스 전류 소스를 포함하는 작동회로; 그리고 상기 DC 바이어스 전류소스에 접속되는 시리얼로 접속되는 트랜지스터들의 제 2 쌍을 포함하며,
    상기 작동회로에 있어서, 상기 AGC 전류소스와 상기 DC 바이어스 전류 소스는 DC바이어스가 입력 전류의 이득의 변화에 무관하도록 상기 제 1 트랜지스터의 상기 베이스에 접속되고, 여기서 상기 작동 회로는 상기 제 1 트랜지스터의 상기 베이스에 접속되는 제 1 노드를 사이에 구비하는 시리얼로 접속되는 트랜지스터들의 제 1 쌍을 포함하며,
    트랜지스터들의 상기 제 2 쌍에 있어서, 상기 AGC 전류소스는 트랜지스터의 상기 제 2 쌍 사이의 제 2 노드에 접속되고 트랜지스터의 제 2 쌍중 하나의 베이스는 트랜지스터의 상기 제 1 트랜지스터의 베이스에 접속되는 것을 특징으로하는 이득제어회로.
  8. 제 7 항에 있어서 상기 작동회로는 상기 AGC 전류 소스에 접속되는 그리고 트랜지스터의 상기 제 1 쌍중 제 2 트랜지스터의 베이스에 접속되는 베이스를 구비하는 제 6 트랜지스터를 포함하는 것을 특징으로 하는 이득제어회로.
  9. 이득이 제어될 출력전류를 공급하기 위한 제 1 터미널과 접지된 제 2 터미널을 구비하는 제 1 트랜지스터의 베이스에 입력 전류를 공급하는 단계;
    시리얼로 접속된 트랜지스터들의 제 1 쌍 사이의 제 1 노드를 제 1 트랜지스터의 베이스에 접속시키는 단계를 포함하여, DC바이어스가 출력 전류 이득의 변화에 무관하도록 출력전류 이득을 조절하기 위한 (i)AGC전류와 (ii)DC바이어스전류를 멀티-트랜지스터 회로를 통하여 제 1 트랜지스터의 베이스에 공급하는 단계;
    DC 바이어스에 접속된 시리얼로 접속된 트랜지스터의 제 2 쌍 사이의 제 2 노드에 AGC 전류를 접속시키는 단계; 그리고
    AGC 전류를 베이스가 트랜지스터들의 제 1 쌍의 제 2 트랜지스터의 베이스에 접속된 제 6 트랜지스터에 접속시키는 단계를 포함하며,
    상기 제 2 노드에 AGC 전류를 접속시키는 상기 단계에 있어서, 트랜지스터의 제 2 쌍 중 하나의 베이스가 트랜지스터의 제 1 쌍의 제 1트랜지스터의 베이스에 접속되는 것을 특징으로 하는 전류이득을 제어하는 방법.
  10. 제 9 항에 있어서, 이득이 제어될 제 2 출력전류를 제공하기 위한 제 1 터미널과 접지된 제 2 터미널을 구비하는 제 2 트랜지스터의 베이스에 출력전류를 공급하는 단계; 그리고
    제 2 출력 전류 이득을 조정하기 위한 (i)제 2 AGC 전류와 (ii)DC바이어스 전류를 제 2 트랜지스터의 베이스에 DC 바이어스가 제 2 출력 전류 이득의 변화에 무관하도록 제 2 트랜지스터의 베이스에 공급하는 단계에 의해 특징지워 지는 전류이득을 제어하는 방법.
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