KR19980027004A - 반도체 패키지의 다이본딩방법 - Google Patents

반도체 패키지의 다이본딩방법 Download PDF

Info

Publication number
KR19980027004A
KR19980027004A KR1019960045656A KR19960045656A KR19980027004A KR 19980027004 A KR19980027004 A KR 19980027004A KR 1019960045656 A KR1019960045656 A KR 1019960045656A KR 19960045656 A KR19960045656 A KR 19960045656A KR 19980027004 A KR19980027004 A KR 19980027004A
Authority
KR
South Korea
Prior art keywords
thermosetting resin
bonding method
package
die bonding
die
Prior art date
Application number
KR1019960045656A
Other languages
English (en)
Other versions
KR100206944B1 (ko
Inventor
조재원
허성재
Original Assignee
문정환
엘지반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 엘지반도체 주식회사 filed Critical 문정환
Priority to KR1019960045656A priority Critical patent/KR100206944B1/ko
Publication of KR19980027004A publication Critical patent/KR19980027004A/ko
Application granted granted Critical
Publication of KR100206944B1 publication Critical patent/KR100206944B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Die Bonding (AREA)

Abstract

본 발명은 반도체 패키지의 다이본딩방법에 관한 것으로, 종래에는 LOC 패키지 또는 버틈 리드 패키지를 제조시 기존의 컨밴셔널 패키지를 제조할때 사용하는 다이본딩장비를 호환성있게 사용하지 못하는 문제점이 있었다. 본 발명 반도체 패키지의 다이본딩방법은 다수개의 리드 상면에 한면테이프를 설치하고, 그 한면테이프의 상면에 열경화성수지를 도팅하며, 그 열경화성수지가 칩의 상면에 얹혀지도록 뒤집어서 밀착시킨 다음, 일정 시간동안 압력을 가하여 부착고정하는 방법으로, 기존의 컨밴셔널 패키지를 제조하기 위한 다이본딩장비에서 LOC 또는 버틈 리드 패키지의 작업이 가능하여 호환성이 있는 효과가 있고, 본 발명에 사용되는 한면테이프와 열경화성수지의 가격이 양면테이프보다 저렴하여 원가가 절감되는 효과가 있다.

Description

반도체 패키지의 다이본딩방법
제1도의 (가)(나)는 종래 LOC 패키지의 다이본딩 순서를 보인 종단면도.
제2도의 (가)(나)는 종래 버틈 리드 패키지의 다이본딩 순서를 보인 종단면도.
제3도의 (가)(나)는 종래 컨밴셔널 패키지의 다이본딩 순서를 보인 종단면도.
제4도의 (가)(나)(다)는 본 발명 반도체 패키지의 다이본딩방법의 제1실시예를 보인 종단면도.
제5도의 (가)(나)(다)는 본 발명 반도체 패키지의 다이본딩방법의 제2실시예를 보인 종단면도.
제6도의 (가)(나)(다)는 제5도의 변형예를 보인 종단면도.
제7도의 (가)(나)(다)는 본 발명 반도체 패키지의 다이본딩방법의 제3실시예를 보인 종단면도.
*도면의 주요 부분에 대한 부호의 설명*
11:리드 12:한면테이프
13:열경화성수지 14:칩
[발명의 상세한 설명]
본 발명은 반도체 패키지의 다이본딩(DIE BONDING) 방법에 관한 것으로, 특히 LOC 타입의 패키지 또는 버틈 리드 패키지 생산시 기존 컨밴셔널 타입의 다이본딩 장비를 적용할 수 있도록 함으로서 장비를 호환성있게 사용할 수 있도록 하는데 적합한 반도체 패키지의 다이본딩방법에 관한 것이다.
일반적으로 패키지 제조공정 중 웨이퍼(WAFER)를 개개의 칩(CHIP)으로 분리하는 스크라이빙(SCRIBING)공정을 마친 후에 개개로 분리된 칩을 리드프레임(LEAD FRAME)에 부착하는 다이본딩공정을 실시하게 되는데, 이와 같은 다이본딩공정을 제1도 내지 제3도에 도시하였는 바, 이를 간단히 설명하면 다음과 같다.
제1도의 (가)(나)는 종래 LOC 패키지의 다이본딩순서를 보인 종단면도로서, (가)와 같이 3-레이어(LAYER)로 된 양면테이프(1)가 하면에 부착된 리드(2)를 (나)와 같이 양면테이프(1)의 하면에 칩(3)을 밀착시킨 다음, 400℃에서 4kg의 압력으로 약 1초 동안 눌러서 부착한다.
제2도의 (가)(나)는 종래 버튬 리드 패키지의 다이본딩순서를 보인 종단면도서, (가)와 같이 3-레이어의 양면테이프(1)가 리드(2)의 상면에 부착되어 있고, (나)와 같이 상기 양면테이프(1)의 상면에 칩(3)을 얹어 놓고 400℃에서 4Kg의 압력으로 약 1초 동안 눌러서 부착한다.
제3도의 (가)(나)는 종래 컨밴셔널 패키지의 다이본딩순서를 보인 종단면도로서, (가)와 같이 리드프레임(4)의 패들(5) 상면에 열경화성수지(6)을 도팅하고, (나)와 같이 상기 열경화성수지(6)의 상면에 칩(3)을 얹어 놓은 상태에서 20g의 압력으로 0.2초 동안 눌러서 칩(3)을 부착시킨다.
그러나, 최근의 패키지 제조공장에서는 제3도와 같은 컨밴셔널 패키지(CONVENTIONAL PACKAGE)와 제1도 및 제2도에 도시된 바와 같은 LOC(LEAD ON CHIP) 또는 버틈 리드 패키지(BOTTOM LEAD PACKAGE)를 병행하여 제조하게 되는데 다이본딩장비의 호환성이 없어서, 고가의 장비를 각각 구입하여야 하는 문제점이 있었다. 그리고, 상기 LOC 패캐지 또는 버틈 리드 패키지의 제조에 사용되는 양면테이프가 가격이 고가이기 때문에 자재비의 절감에 따른 원가절감을 하는데 한계가 있는 문제점이 있었다.
본 발명의 주목적은 상기와 같은 여러 문제점을 갖지 않는 반도체 패키지의 다이본딩방법을 제공함에 있다.
본 발명의 다른 목적은 장비를 호환성있게 사용할 수 있도록 하는데 적합한 반도체 패키지의 다이본딩방법을 제공하에 있다.
본 발명의 또다른 목적은 자재비를 절감하여 원가절감을 실현할 수 있도록 하는데 적합한 반도체 패키지의 다이본딩방법을 제공함에 있다.
상기와 같은 본 발명의 목적을 달성하기 위하여 다수개의 리드 상면에 한면테이프를 부착하고, 그 한면테이프의 상면에 열경화성수지를 도팅한 후, 그 열경화성수지가 칩의 상면에 설치되도록 뒤집어서 부착고정하는 순서로 진행하는 것을 특징으로 하는 반도체 패키지의 다이본딩방법이 제공된다.
또한, 다수개의 리드 상면에 각각 열경화성수지를 도팅하고, 그 열경화성수지가 칩의 상면에 설치되도록 뒤집어서 부착고정하는 순서로 진행하는 것을 특징으로 하는 반도체 패키지의 다이본딩방법이 제공된다.
또한, 다수개의 리드 상면에 한면테이프를 부착하고, 그 한면테이프의 상면에 열경화성수지를 도팅하며, 그 열경화성수지의 상면에 칩을 얹어놓는 상태에서 칩의 상면을 일정압력으로 누르며 부착시키는 순서로 진행하는 것을 특징으로 하는 반도체 패키지의 다이본딩방법이 제공된다.
이하, 상기와 같이 진행하는 본 발명 반도체 패키지의 다이본딩방법을 첨부된 도면의 실시예를 참고하여 보다 상세히 설명하면 다음과 같다.
제4도의 (가)(나)(다)는 본 발명 반도체 패키지의 다이본딩방법의 제1실시예를 보인 종단면도로서, (가)에 도시된 바와 같이 리드(11)의 상면에 한쪽면만 접착제가 형성된 한면테이프(12)를 부착하고, (나)에 도시된 바와 같이 그 한면테이프(12)의 상면에 열경화성수지(13)를 도팅(DOTTING)한 다음, (다)에 도시된 바와 같이 그 열경화성수지(13)가 칩(14)의 상면에 얹어지도록 뒤집어서 밀착시킨 상태에서 일정시간동안 압력을 가하여 부착시킨다.
상기에서는 열경화성수지(13)을 도팅하였으나, 열경화성수지(13)를 일정두께로 코팅(COATING)하여도 무방하다.
상기 열경화성수지(13)는 에폭시(EPOXY) 수지인 것을 특징으로 한다.
제5도의 (가)(나)(다)는 본 발명 반도체 패키지의 다이본딩방법의 제2실시예를 보인 종단면도로서, (가)와 같은 다수개의 리드(11) 상면에 (나)와 같이 각각 열경화성수지(13)를 도팅하고, 그 열경화성수지(13)가 칩(14)의 상면에 위치하도록 뒤집어서 밀착시킨 다음, 일정시간 동안 압력을 가하여 부착시킨다.
제6도의 (가)(나)(다)는 제5도의 변형예를 보인 종단면도로서, (가)와 같은 다수개의 리드(11) 상면에 (나)와 같이 각각 열경화성수지(13)를 코팅하고, 그 열경화성수지(13)가 칩(14)의 상면에 위치하도록 뒤집어서 밀착시킨 다음, 일정시간 동안 압력을 가하여 부착시킨다.
제7도의 (가)(나)(다)는 본 발명 반도체 패키지의 다이본딩방법의 제3실시예를 보인 종단면도로서, (가)와 같이 버틈 리드 패키지에 사용되는 리드(11)의 상면에 한면테이프(12)를 부착하고, (나)와 같이 그 한면테이프(12)의 상면에 열경화성수지(13)를 도팅한 다음, (다)와 같이 그 열경화성수지(13)의 상면에 칩(14)을 얹어놓은 상태에서 일정시간동안 압력을 가하여 부착시킨다.
상기와 같은 다이본딩공정은 모두 컨밴셔널 타입의 패키지를 제조하기 위한 다이본딩장비에서 작업이 가능하며, 또한 각각의 형태에 맞게 개발된 LOC 또는 버틈 리드 패키지를 제조하기 위한 다이본딩장비에서도 작업이 가능하여 호환성이 있으며, 따라서 생산공장에서 기존의 장비인 컨밴션널 타입 패키지를 제조하기 위한 다이본딩장비를 효율적으로 이용할 수 있는 효과가 있다. 그리고, 상기 본 발명의 실시예에서 사용된 한면테이프에 열경화성수지를 도팅 또는 코팅하여 사용하는 가격이 양면테이프의 가격에 3% 정도에 불과하기 때문에 자재비 절감에 따른 원가절감의 효과가 있다.

Claims (6)

  1. 다수개의 리드 상면에 한면테이프를 부착하는 부착공정을 수행하는 단계와, 그 한면테이프의 상면에 열경화성수지를 도팅하는 접착제형성공정을 수행하는 단계와, 그 열경화성수지가 칩의 상면에 설치되도록 뒤집어서 부착고정하는 결합공정을 수행하는 단계의 순서로 진행하는 것을 특징으로 하는 반도체 패키지의 다이본딩방법.
  2. 제1항에 있어서, 상기 접착제형성공정에서 한면테이프의 상면에 열경화성수지를 일정두께로 코팅하여 형성하는 것을 특징으로 하는 반도체 패키지의 다이본딩방법.
  3. 제1항 또는 제2항에 있어서, 상기 열경화성수지는 에폭시수지인 것을 특징으로 하는 반도체 패키지의 다이본딩방법.
  4. 다수개의 리드 상면에 각각 열경화성수지를 도팅하는 접착제형성공정을 수행하는 단계와, 그 열경화성수지가 칩의 상면에 설치되도록 뒤집어서 부착공정하는 결합공정을 수행하는 단계의 순서로 진행하는 것을 특징으로 하는 반도체 패키지의 다이본딩방법.
  5. 제3항에 있어서, 상기 접착제형성공정에서 열경화성수지를 코팅하여 형성하는 것을 특징으로 하는 반도체 패키지의 다이본딩방법.
  6. 다수개의 리드 상면에 한면테이프를 부착하는 부착공정을 수행하는 단계와, 그 한면테이프의 상면에 열경화성수지를 도팅하는 접착제형성공정을 수행하는 단계와, 그 열경화성수지의 상면에 칩을 얹어놓는 상태에서 칩의 상면을 일정압력으로 누르며 부착시키는 결합공정을 수행하는 단계의 순서로 진행하는 결합공정인 것을 특징으로 하는 반도체 패키지의 다이본딩방법.
KR1019960045656A 1996-10-14 1996-10-14 반도체 패키지의 다이본딩방법 KR100206944B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960045656A KR100206944B1 (ko) 1996-10-14 1996-10-14 반도체 패키지의 다이본딩방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960045656A KR100206944B1 (ko) 1996-10-14 1996-10-14 반도체 패키지의 다이본딩방법

Publications (2)

Publication Number Publication Date
KR19980027004A true KR19980027004A (ko) 1998-07-15
KR100206944B1 KR100206944B1 (ko) 1999-07-01

Family

ID=19477301

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960045656A KR100206944B1 (ko) 1996-10-14 1996-10-14 반도체 패키지의 다이본딩방법

Country Status (1)

Country Link
KR (1) KR100206944B1 (ko)

Also Published As

Publication number Publication date
KR100206944B1 (ko) 1999-07-01

Similar Documents

Publication Publication Date Title
US6452255B1 (en) Low inductance leadless package
US6759745B2 (en) Semiconductor device and manufacturing method thereof
KR20010061849A (ko) 웨이퍼 레벨 패키지
JPH02143466A (ja) 半導体装置の製造方法
JPH04277636A (ja) 半導体装置とその製造方法及びこれに用いる接合体
CN100477208C (zh) 制造半导体器件的方法
TW200849515A (en) Heat dissipation type package structure and fabrication method thereof
US20020004250A1 (en) Semiconductor device manufacturing method
US6784021B2 (en) Semiconductor device, method of fabricating the same and semiconductor device fabricating apparatus
JP2000012745A (ja) 半導体パッケージおよびその製造方法
US4883773A (en) Method of producing magnetosensitive semiconductor devices
JP2000269166A (ja) 集積回路チップの製造方法及び半導体装置
KR19980027004A (ko) 반도체 패키지의 다이본딩방법
TW451365B (en) Semiconductor package with dual chips
US11069541B2 (en) Semiconductor device package for debonding substrate assembly from carrier substrate using light and method of manufacturing same
CN101226915B (zh) 封装基板及其制造方法
CN216902939U (zh) 一种高压芯片的封装结构
JPH0547988A (ja) 半導体装置
EP0736225A1 (en) Method of attaching integrated circuit dies by rolling adhesives onto semiconductor wafers
US20090224412A1 (en) Non-planar substrate strip and semiconductor packaging method utilizing the substrate strip
KR100299305B1 (ko) 반도체패키지용테이프,그제조방법및이테이프를이용한패키지제조방법
CN101409265A (zh) 用于一半导体封装结构的基板、半导体封装结构及其制造方法
JPH11251510A (ja) リードフレームおよびこれを用いた半導体装置
KR940008329B1 (ko) 인터컨넥트 리드를 이용한 반도체 패키지 및 그 제조방법
KR950000101Y1 (ko) 반도체 패키지용 리드 프레임

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070321

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee