KR19980026094A - Pattern Formation Method - Google Patents
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Abstract
반도체 기판 상의 폴리실리콘층 패턴을 형성하는 방법에 대하여 개시한다. 이는 반도체 기판 상에 소정 두께를 가지며 최상층으로 형성된 폴리실리콘층을 패터닝하는 방법에 있어서, (1) 폴리실리콘층에 대한 식각 선택비가 동일한 반사 방지막을 폴리실리콘층의 전면에 소정 두께를 갖도록 도포하는 단계, (2) 반사 방지막의 전면에 포토레지스트를 도포한 후, 이를 레지스트 공정을 진행하여 반사 방지막의 소정부를 노출시키는 포토레지스트 패턴을 형성하는 단계, (3) 포토레지스트 패턴을 마스크로 이용한 에칭 공정을 진행하여 폴리실리콘층을 노출시키는 반사 방지막 패턴을 형성하는 단계 및 (4) 반사 방지막 패턴 상의 포토레지스트 패턴을 제거한 후, 반사 방지막 패턴을 마스크로 이용한 에칭 공정을 진행하여 폴리실리콘층 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 폴리실리콘층 패턴 형성 방법을 제공한다. 이로써, 반사 방지막 패턴과 폴리실리콘층 패턴 간에 발생되는 이중턱을 방지하여, 궁극적으로는 폴리실리콘층 패턴을 구비한 반도체 소자의 신뢰도를 향상시킬 수 있다.A method of forming a polysilicon layer pattern on a semiconductor substrate is disclosed. This is a method for patterning a polysilicon layer having a predetermined thickness and formed as a top layer on a semiconductor substrate, comprising the steps of: (1) applying an antireflection film having the same etching selectivity to the polysilicon layer to have a predetermined thickness on the entire surface of the polysilicon layer; (2) applying a photoresist to the entire surface of the anti-reflection film, and then performing a resist process to form a photoresist pattern exposing a predetermined portion of the anti-reflection film, (3) an etching process using the photoresist pattern as a mask Forming an anti-reflection film pattern exposing the polysilicon layer, and (4) removing the photoresist pattern on the anti-reflection film pattern, and then performing an etching process using the anti-reflection film pattern as a mask to form a polysilicon layer pattern. It provides a polysilicon layer pattern forming method comprising the step of . As a result, double bumps generated between the anti-reflection film pattern and the polysilicon layer pattern may be prevented, and ultimately, the reliability of the semiconductor device having the polysilicon layer pattern may be improved.
Description
본 발명은 반도체 기판 상의 폴리실리콘층 패턴을 형성하는 방법에 관한 것으로서, 특히 폴리실리콘층 상에 반사 방지막을 도포하고 원자외선 공정을 이용한 레지스트 공정과 불화 탄소 화합물을 이용한 에칭 공정을 연속적으로 진행하여 폴리실리콘층 패턴을 형성하는 방법에 관한 것이다.The present invention relates to a method for forming a polysilicon layer pattern on a semiconductor substrate, and in particular, by applying an anti-reflection film on the polysilicon layer, the resist process using an ultraviolet ray process and the etching process using a fluorinated carbon compound are successively performed. A method for forming a silicon layer pattern.
반도체 소자, 예컨대 모오스 트랜지스터(MOS Transistor)를 기본 구조로 갖는 반도체 소자의 게이트 전극은 폴리실리콘(Poly-Silicon)을 이용하여 폴리게이트(Poly-Gate) 구조로 형성하는 것이 일반적이다. 이때, 폴리게이트 구조로 형성되는 반도체 소자는 물론 대부분의 반도체 소자는 현재의 고집적화 추세에 비추어 주어진 조건하(예컨대, 감광막질, 특정 파장을 갖는 노광 광원 등)에서 보다 미세한 패턴을 구현하는 것이 중요한 과제가 되고 있다.A gate electrode of a semiconductor device, for example, a semiconductor device having a MOS transistor as a basic structure, is generally formed in a poly-gate structure using poly-silicon. In this case, it is important to realize a finer pattern under a given condition (eg, photoresist film quality, exposure light source having a specific wavelength, etc.) in view of the current high integration trend, as well as a semiconductor device formed of a polygate structure. It is becoming.
한편, 폴리게이트 구조를 갖는 반도체 소자의 경우에 미세한 패턴을 구현하는 정도가 0.35 내지 0.45 마이크로미터인 경우에, i-라인(i-line)에 의한 포토레지스트 패턴을 형성한 후, 이를 에칭 마스크로 이용하여 폴리게이트 패턴을 형성하여 왔다. 반도체 소자는 패턴을 형성하기 위하여 이용되는 광원에 따라 그 패턴 한계를 달리하며, 구체적으로 i-라인(i-line)을 이용하는 경우에는, 0.35 마이크로미터 정도의 패턴 한계를 갖는다. 그런데, 실제에 있어서는 패턴을 형성한 후에 임계치수(Critical Dimension; 이하 CD라 약하기도 한다)의 편차까지 고려하면 칩(Chip) 상에서는 한계 패턴과 50 내지 60 나노미터의 편차를 가질 수 있다.On the other hand, in the case of the semiconductor device having a polygate structure when the degree of implementing a fine pattern is 0.35 to 0.45 micrometers, after forming a photoresist pattern by the i-line (i-line), it is used as an etching mask Polygate patterns have been formed. The semiconductor device has a pattern limit that varies depending on the light source used to form the pattern. Specifically, when the i-line is used, the semiconductor device has a pattern limit of about 0.35 micrometers. In practice, however, when the pattern is formed and the deviation of the critical dimension (hereinafter, also referred to as CD) is taken into consideration, the chip may have a deviation of 50 to 60 nanometers from the limit pattern on the chip.
이와 같은 i-라인(i-line)이 갖는 소자 패턴의 한계를 극복하고자 원자외선(Deep UltraViolet; 이하 DUV로 약하기도 한다)을 이용한 공정이 제시되고 있으며, 현재 양산 공정에 이 방법을 이용하고 있다.In order to overcome the limitations of the i-line device pattern, a process using deep ultraviolet (hereinafter also referred to as DUV) has been proposed, and this method is currently used for mass production. .
한편, DUV를 이용한 공정에서는 반사 방지막을 형성한 후, 포토레지스트의 패턴을 형성하는 것이 필수적이다. 이러한 공정은 먼저 반사 방지막을 포토레지스트 패턴을 에칭 마스크로 이용하여 반굴적막을 에칭하고, 이어서 폴리실리콘을 에칭하는 공정으로 진행하게 된다. 이때, 상기 반사 방지막은 무기 물질, 예컨대 질산화실리콘(SiONx)을 이용하여 형성한다. 이러한 반사 방지막을 불소(F) 기를 이용하여 에칭하는 것이 일반적다. 그런데, 이러한 에칭 조건이 통상의 산화막 또는 실리콘 나이트라이드 물질을 에칭하는 조건에 의하여 진행되는 경우 폴리실리콘에 대한 식각 선택비와 탄소에 의한 폴리머가 형성되는 이유로 반사 방지막을 에칭한 후에 폴리실리콘을 에칭하게 되면 임계치수가 커지게 되며, 반사 방지막 패턴과 폴리실리콘층 패턴 사이에 이중턱이 형성되고 있다. 이때, 형성된 이중턱은 미세 패턴을 형성하기 위한 목적에 반대되며, 궁극적으로는 소자의 신뢰도를 저해하는 요인이 되므로 제거되어야 한다.On the other hand, in the process using DUV, it is essential to form a pattern of a photoresist after the antireflection film is formed. This process first proceeds to the process of etching the semi-reflective film using the anti-reflection film as the etching mask, and then etching the polysilicon. In this case, the anti-reflection film is formed using an inorganic material, for example, silicon nitride (SiON x ). It is common to etch this antireflection film using a fluorine (F) group. However, when such etching conditions are performed by a condition of etching a common oxide film or silicon nitride material, the polysilicon may be etched after the anti-reflection film is etched for the reason that the etching selectivity to polysilicon and the polymer by carbon are formed. When the critical dimension increases, a double chin is formed between the anti-reflection film pattern and the polysilicon layer pattern. At this time, the formed double jaw is opposed to the purpose of forming a fine pattern, and ultimately it should be removed because it is a factor that hinders the reliability of the device.
이하, 첨부 도면을 참조하여 종래의 반도체 기판 상의 폴리실리콘층을 패터닝하는 방법에 대하여설명하고, 종래의 기술이 갖는 문제점에 대하여 살펴보기로 한다.Hereinafter, a method of patterning a polysilicon layer on a conventional semiconductor substrate will be described with reference to the accompanying drawings, and a problem of the related art will be described.
도 1a 내지 도 1c는 종래의 폴리게이트 패턴을 형성하는 방법을 순차적으로 설명하기 위하여 도시한 단면도들이다.1A to 1C are cross-sectional views sequentially illustrating a method of forming a conventional polygate pattern.
도 1a는 폴리실리콘층을 포함하는 소정의 적층 구조물, 예컨대 폴리게이트 산화막(15), 폴리실리콘층(20) 및 반사 방지막(25)이 적층된 반도체 기판(10) 상에 포토레지스트 패턴(30)을 형성하는 것을 설명하기 위한 단면도이다. 이는 반도체 기판(10) 상에 게이트 산화막(10), 폴리실리콘층(20) 및 반사 방지막(25)을 적층하는 제1 공정, 상기 적층물의 최상부 전면에 포토레지스트(도시하지 아니함)를 도포한 후, 레지스트 공정을 진행하여 상기 반사 방지막(25)의 소정부를 노출시키는 포토레지스트 패턴(30)을 형성하는 제2 공정으로 진행한다.1A illustrates a photoresist pattern 30 on a semiconductor substrate 10 on which a predetermined stacked structure including a polysilicon layer is stacked, for example, a polygate oxide film 15, a polysilicon layer 20, and an antireflection film 25 are stacked. It is sectional drawing for demonstrating forming. This is a first step of laminating the gate oxide film 10, the polysilicon layer 20, and the anti-reflection film 25 on the semiconductor substrate 10, and after applying a photoresist (not shown) on the top of the stack The resist process is performed to proceed to the second process of forming the photoresist pattern 30 exposing a predetermined portion of the anti-reflection film 25.
도 1b는 포토레지스트 패턴(도 1a의 30)을 마스크로 이용하여 에칭 공정을 진행하여 폴리실리콘층(20)의 소정부를 노출시키는 반사 방지막 패턴(25a)을 형성하는 것을 설명하기 위한 단면도이다. 한편, 식각제로 이용되는 불화 탄소 화합물은 상기 포토레지스트 패턴(도 1a의 30)을 일부 식각하여 포토레지스트 패턴(30a)으로 변형된다. 이때, 에칭시 이용된 식각제가 반사 방지막과 반응하여 폴리머를 형성하고, 이들 폴리머들이 변형된 포토레지스트 패턴(30a)과 반사 방지막 패턴(25a)의 측벽에 부착되어 폴리머 스페이서(35)를 형성한다.FIG. 1B is a cross-sectional view illustrating the formation of an anti-reflection film pattern 25a exposing a predetermined portion of the polysilicon layer 20 by performing an etching process using the photoresist pattern 30 of FIG. 1A as a mask. Meanwhile, the fluorinated carbon compound used as an etchant may be partially etched into the photoresist pattern 30a of FIG. At this time, the etchant used during etching reacts with the anti-reflection film to form polymers, and the polymers are attached to sidewalls of the modified photoresist pattern 30a and the anti-reflection film pattern 25a to form the polymer spacer 35.
도 1c는 반사 방지막 패턴(25a)에 대하여 폴리실리콘층 패턴(20a)이 이중턱(A)을 가지며 형성된 것을 설명하기 위한 단면도이다. 이는 도 1b의 반사 방지막 패턴과 포토레지스트 패턴 및 스페이서를 마스크로 이용하여 상기 폴리실리콘층(도 1b의 20)을 패터닝하여 폴리실리콘층 패턴(20a)을 형성하는 제1 공정 및 상기 기판 적층물 상에 잔여하는 포토레지스트 물질 및 변형되어 폴리머로 형성된 물질을 제거하는 제2 공정으로 진행한다. 이때, 상기 폴리머 스페이서(도 1b의 35)가 제거된 반사 방지막 패턴(25a) 측벽과 폴리실리콘층 패턴(20a) 간에는 이중턱(A)이 형성된다. 이러한 이중턱(A)은 폴리실리콘층 패턴 간의 간격을 좁게하여, 반도체 소자의 고집적시 필요한 미세 패턴을 형성하는 데 중요한 장애 요인이 되고 있다.FIG. 1C is a cross-sectional view illustrating that the polysilicon layer pattern 20a is formed with the double jaw A with respect to the antireflection film pattern 25a. The first process of forming the polysilicon layer pattern 20a by patterning the polysilicon layer (20 in FIG. 1b) using the anti-reflection film pattern, the photoresist pattern, and the spacer of FIG. 1b as a mask and on the substrate stack The process proceeds to the second process to remove the photoresist material remaining in the material and the material formed into the polymer deformed. In this case, a double bump A is formed between the sidewall of the anti-reflection film pattern 25a from which the polymer spacer (35 in FIG. 1B) is removed and the polysilicon layer pattern 20a. The double jaw (A) narrows the gap between the polysilicon layer patterns, which is an important obstacle for forming a fine pattern required for high integration of the semiconductor device.
이상에서 살펴본 바와 같이 폴리실리콘층 패턴을 형성하는 과정에서 발생되는 이중턱에 의하여 반도체 소자의 미세 패턴을 형성하는데 어려움이 발생하고 있다. 이는 궁극적의 완성된 반도체 소자의 신뢰성을 저하시키는 중요한 요인이 되고 있으므로 반드시 해결하여야 할 문제이다.As described above, it is difficult to form a fine pattern of the semiconductor device by the double jaw generated in the process of forming the polysilicon layer pattern. This is a problem that must be solved because it is an important factor to lower the reliability of the ultimate semiconductor device.
본 발명은 전술한 종래의 기술이 갖는 문제점을 해결하고자 하는 배경에서 안출된 것으로서, 본 발명이 이루고자 하는 기술적 과제는 반도체 기판 상에 폴리실리콘층 패턴을 형성함에 있어서, 폴리실리콘층 패턴과 반사 방지막 패턴이 이중턱 모양으로 형성되는 것을 방지하는 것이며, 이러한 반도체 기판 상의 폴리실리콘층 패턴을 형성하는 방법을 제공함에 본 발명의 목적이 있다.The present invention has been made in the background to solve the problems of the prior art described above, the technical problem to be achieved in the present invention is to form a polysilicon layer pattern on a semiconductor substrate, a polysilicon layer pattern and an anti-reflection film pattern It is an object of the present invention to provide a method for forming a polysilicon layer pattern on a semiconductor substrate, which is to prevent the formation of the double jaw shape.
도 1a 내지 도 1c는 종래의 폴리게이트 패턴을 형성하는 방법을 순차적으로 설명하기 위하여 도시한 단면도들이다.1A to 1C are cross-sectional views sequentially illustrating a method of forming a conventional polygate pattern.
도 2a 내지 도 2c는 본 발명에 의하여 폴리게이트 패턴을 형성하는 방법을 순차적으로 설명하기 위하여 도시한 단면도들이다.2A to 2C are cross-sectional views sequentially illustrating a method of forming a polygate pattern according to the present invention.
도 3a는 종래의 방법으로 형성된 이중턱을 갖는 폴리게이트 패턴의 사시도이다.3A is a perspective view of a polygate pattern having a double jaw formed by a conventional method.
도 3b는 종래의 방법으로 형성된 이중턱을 갖는 폴리게이트 패턴의 측면도이다.3B is a side view of a polygate pattern having a double jaw formed by a conventional method.
도 4는 본 발명에 의하여 형성된 폴리게이트 패턴의 측면도이다.4 is a side view of a polygate pattern formed according to the present invention.
본 발명이 이루고자 하는 기술적 과제를 달성하기 위하여, 반도체 기판 상에 소정 두께를 가지며 최상층으로 형성된 폴리실리콘층을 패터닝하는 방법에 있어서, (1) 상기 폴리실리콘층에 대한 식각 선택비가 동일한 반사 방지막을 상기 폴리실리콘층의 전면에 소정 두께를 갖도록 도포하는 단계,(2) 상기 반사 방지막의 전면에 포토레지스트를 도포한 후, 이를 레지스트 공정을 진행하여 상기 반사 방지막의 소정부를 노출시키는 포토레지스트 패턴을 형성하는 단계, (3) 상기 포토레지스트 패턴을 마스크로 이용한 에칭 공정을 진행하여 상기 폴리실리콘층을 노출시키는 반사 방지막 패턴을 형성하는 단계 및 (4) 상기 반사 방지막 패턴 상의 포토레지스트 패턴을 제거한 후, 상기 반사 방지막 패턴을 마스크로 이용한 에칭 공정을 진행하여 폴리실리콘층 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 폴리실리콘층 패턴 형성 방법을 제공한다.In order to achieve the technical problem to be achieved by the present invention, in a method for patterning a polysilicon layer having a predetermined thickness and formed as a top layer on a semiconductor substrate, (1) the anti-reflection film having the same etching selectivity to the polysilicon layer Coating the entire surface of the polysilicon layer to have a predetermined thickness; (2) applying a photoresist to the entire surface of the anti-reflection film, and then performing a resist process to form a photoresist pattern exposing a predetermined portion of the anti-reflection film; (3) forming an anti-reflection film pattern exposing the polysilicon layer by performing an etching process using the photoresist pattern as a mask; and (4) removing the photoresist pattern on the anti-reflection film pattern. Polysilicon layer by etching process using anti-reflection film pattern as mask In that it comprises a step of forming a turn to provide a polysilicon layer pattern forming method according to claim.
이때, 상기 폴리실리콘층은 2500Å 이상으로 준비되며, 상기 제(1) 단계의 반사 방지막은 300Å 이상의 두께로 도포하는 것이 바람직하다. 한편, 상기 제(1) 단계의 반사 방지막은 실리콘 옥시 나이트라이드(SiONx)를 이용하여 형성하고, 상기 제(2) 단계의 레지스트 공정은 원자외선(UV)을 이용하여 진행하며, 상기 제(3) 단계의 에칭 공정은 불화 탄소 화합물, 예컨대 사불화탄소(CF4)을 식각제로 이용하는 진행하는 것이 바람직하다.In this case, the polysilicon layer is prepared to be more than 2500 kPa, the anti-reflection film of the (1) step is preferably applied to a thickness of 300 kPa or more. Meanwhile, the anti-reflection film of step (1) is formed using silicon oxynitride (SiON x ), and the resist process of step (2) is performed using far ultraviolet (UV). The etching process of step 3) is preferably carried out using a carbon fluoride compound such as carbon tetrafluoride (CF 4 ) as an etchant.
이하, 첨부 도면을 참조하여 본 발명에 따르는 반도체 소자의 패턴을 형성하는 방법을 상세하게 설명하기로 한다.Hereinafter, a method of forming a pattern of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2c는 본 발명에 의하는 폴리게이트 패턴을 형성하는 방법을 순차적으로 설명하기 위하여 도시한 단면도들이다.2A to 2C are cross-sectional views sequentially illustrating a method of forming a polygate pattern according to the present invention.
도 2a는 폴리실리콘층을 포함하는 소정의 구조물, 예컨대 폴리게이트 산화막(115), 폴리실리콘층(120) 및 반사 방지막(125)이 순차적으로 적층된 반도체 기판(110) 상에 패터닝 마스크로 이용하기 위하여 포토레지스트 패턴(130)을 형성하는 것을 설명하기 위하여 도시한 단면도이다. 이는 반도체 기판(10) 상에 게이트 산화막(10), 폴리실리콘층(20) 및 반사 방지막(25)을 적층하는 제1 공정, 상기 적층물의 최상부 전면에 포토레지스트(도시하지 아니함)를 도포한 후, 레지스트 공정을 진행하여 상기 반사 방지막(25)의 소정부를 노출시키는 포토레지스트 패턴(30)을 형성하는 제2 공정으로 진행한다. 이때, 상기 폴리실리콘층(120)은 2500Å 이상으로 준비되며, 상기 반사 방지막(125)은 300Å 이상의 두께로 도포하는 것이 바람직하다. 한편, 상기 반사 방지막(125)은 실리콘 옥시 나이트라이드(SiONx)를 이용하여 형성하고, 상기 포토레지스트 패터닝 공정은 원자외선(UV)을 이용하는 것이 바람직하다.2A illustrates a predetermined structure including a polysilicon layer, such as a polygate oxide film 115, a polysilicon layer 120, and an antireflection film 125, on which a semiconductor substrate 110 sequentially stacked is used as a patterning mask. In order to explain the formation of the photoresist pattern 130 is shown in cross-sectional view. This is a first step of laminating the gate oxide film 10, the polysilicon layer 20, and the anti-reflection film 25 on the semiconductor substrate 10, and after applying a photoresist (not shown) on the top of the stack The resist process is performed to proceed to the second process of forming the photoresist pattern 30 exposing a predetermined portion of the anti-reflection film 25. In this case, the polysilicon layer 120 is prepared to be 2500 kPa or more, and the anti-reflection film 125 is preferably applied to a thickness of 300 kPa or more. Meanwhile, the anti-reflection film 125 may be formed using silicon oxynitride (SiON x ), and the photoresist patterning process may use ultraviolet (UV) light.
도 2b는 포토레지스트 패턴(도 1a의 130)을 마스크로 이용하여 에칭 공정을 진행하여 폴리실리콘층(120a)의 소정부를 노출시키는 반사 방지막 패턴(125a)을 형성하는 것을 설명하기 위하여 도시한 단면도이다. 이때, 도면에서는 노출된 폴리실리콘층(120a)은 과도 식각되어 도시되어 있지만, 이는 폴리실리콘층 패턴을 형성하는데 있어서 별다른 영향은 없다. 이는 다만, 반사 방지막을 제거하는 상기 에칭 공정이 얼마나 조절 가능하느냐에 따라서 영향을 받는 것으로서, 궁극적으로 반도체 소자의 신뢰성에는 아무런 영향이 없다.FIG. 2B is a cross-sectional view illustrating the formation of an anti-reflection film pattern 125a exposing a predetermined portion of the polysilicon layer 120a by performing an etching process using the photoresist pattern (130 of FIG. 1A) as a mask. to be. In this case, the exposed polysilicon layer 120a is overetched, but there is no significant effect in forming the polysilicon layer pattern. However, this is influenced by how adjustable the etching process for removing the antireflection film is, and ultimately, there is no effect on the reliability of the semiconductor device.
도 2c는 반사 방지막 패턴(125a)을 에칭 마스크로 이용하여 노출된 폴리실리콘층의 소정부를 제거함으로써 그 직하부에 이중턱이 없는 수직한 측벽을 갖는 폴리실리콘층 패턴(120b)을 형성하는 것을 설명하기 위하여 도시한 단면도이다. 이때, 상기 에칭 공정은 불화 탄소 화합물, 예컨대 사불화탄소(CF4)을 식각제로 이용하는 진행하는 것이 바람직하다.FIG. 2C illustrates that the polysilicon layer pattern 120b having vertical sidewalls without a double chin is formed by directly removing a predetermined portion of the exposed polysilicon layer using the anti-reflection film pattern 125a as an etching mask. It is sectional drawing shown to make. In this case, the etching process is preferably carried out using a carbon fluoride compound, such as carbon tetrafluoride (CF 4 ) as an etchant.
이로써, 종래의 반사 방지막 패턴에 대하여 폴리실리콘층 패턴이 이중턱을 가지며 형성되는 것이 방지되므로, 폴리실리콘층을 포함하는 반도체 소자의 패턴을 보다 미세하게 형성할 수 있다. 따라서, 궁극적으로는 제조되는 반도체 소자의 신뢰성을 확보할 수 있다.As a result, since the polysilicon layer pattern is prevented from having a double chin with respect to the conventional anti-reflection film pattern, the pattern of the semiconductor device including the polysilicon layer may be more finely formed. Therefore, it is possible to secure the reliability of the semiconductor device manufactured ultimately.
본 발명은 상기 실시예에 한정되지 않으며, 보다 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that more modifications are possible by those skilled in the art within the technical idea of the present invention.
전술한 본 발명에 의하면, 원자외선 공정을 위하여 도포된 반사 방지막을 에칭할 때 반사 방지막에 대한 폴리실리콘층의 식각 선택비가 동일한 식각제를 이용함으로써 반사 방지막 패턴과 폴리실리콘층 패턴 간에 발생되는 이중턱을 방지할 수 있다. 이는 도 3a와 도 3b을 도 4와 비교함으로써 보다 구체적으로 본 발명의 효과를 파악할 수 있다. 도 3a는 종래의 방법으로 형성된 이중턱(A)을 갖는 폴리게이트 패턴의 사시도이이며, 도 3b는 종래의 방법으로 형성된 이중턱(A)을 갖는 폴리게이트 패턴의 측면도이다. 이에 비하여 본 발명에 의하여 형성된 폴리게이트 패턴에서는 상기 도 3a 및 도 3b에 도시된 이중턱(A)이 형성되지 않은 것을 도시한다. 이러한 이중턱이 제거된 폴리실리콘층 패턴을 구비한 반도체 소자는 궁극적으로 그 신뢰도가 향상되는 효과가 있다.According to the present invention described above, when etching the anti-reflective coating applied for the far ultraviolet ray process, by using an etchant having the same etching selectivity of the polysilicon layer with respect to the anti-reflective coating, a double jaw generated between the anti-reflection film pattern and the polysilicon layer pattern is removed. You can prevent it. This can be understood more specifically the effect of the present invention by comparing Figure 3a and Figure 3b with FIG. 3A is a perspective view of a polygate pattern having a double jaw A formed by a conventional method, and FIG. 3B is a side view of a polygate pattern having a double jaw A formed by a conventional method. In contrast, in the polygate pattern formed according to the present invention, the double jaw A shown in FIGS. 3A and 3B is not formed. The semiconductor device having the polysilicon layer pattern from which the double chin is removed has an effect of ultimately improving reliability.
Claims (6)
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020027773A (en) * | 2000-10-05 | 2002-04-15 | 윤종용 | Method for fabricating contact of semiconductor device |
| KR100688710B1 (en) * | 2002-10-09 | 2007-02-28 | 동부일렉트로닉스 주식회사 | Method for etching anti-reflective coating |
| KR100699683B1 (en) * | 2005-12-28 | 2007-03-23 | 동부일렉트로닉스 주식회사 | Method of fabricating semiconductor device |
| KR100707088B1 (en) * | 2005-12-28 | 2007-04-13 | 동부일렉트로닉스 주식회사 | Method of fabricating semiconductor device |
-
1996
- 1996-10-07 KR KR1019960044419A patent/KR19980026094A/en not_active Application Discontinuation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020027773A (en) * | 2000-10-05 | 2002-04-15 | 윤종용 | Method for fabricating contact of semiconductor device |
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| WITN | Withdrawal due to no request for examination |