JPH10261628A - Formation of contact hole of semiconductor device - Google Patents
Formation of contact hole of semiconductor deviceInfo
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- JPH10261628A JPH10261628A JP30811797A JP30811797A JPH10261628A JP H10261628 A JPH10261628 A JP H10261628A JP 30811797 A JP30811797 A JP 30811797A JP 30811797 A JP30811797 A JP 30811797A JP H10261628 A JPH10261628 A JP H10261628A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は半導体素子のコンタ
クトホール製造方法に関し、特に窒化膜をコンタクトホ
ールエッチング時のエッチング停止層に用いる自己整列
コンタクト(SAC)に適用する半導体素子のコンタク
トホール製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a contact hole of a semiconductor device, and more particularly to a method of manufacturing a contact hole of a semiconductor device using a nitride film as a self-aligned contact (SAC) used as an etching stop layer in contact hole etching. Things.
【0002】[0002]
【従来の技術】最近の半導体装置の高集積化傾向は微細
パターン形成技術の発展に大きな影響を受けており、半
導体装置の製造工程中でエッチング又はイオン注入工程
等のマスクで幅広く用いられる感光膜パターンの微細化
が必須条件である。2. Description of the Related Art The recent trend of high integration of semiconductor devices has been greatly affected by the development of fine pattern forming technology, and photosensitive films widely used as masks in etching or ion implantation processes in the manufacturing process of semiconductor devices. The miniaturization of the pattern is an essential condition.
【0003】前記感光膜パターンの分離能(R)は、縮
小露光装置の光源の波長(λ)及び工程変数(K)に比
例し、露光装置のレンズ口径(numerical aperture;N
A、開口数)に反比例する。 [R=k*λ/NA,R=解像度、λ=光源の波長、N
A=開口数][0003] The resolution (R) of the photosensitive film pattern is proportional to the wavelength (λ) of the light source of the reduction exposure apparatus and the process variable (K), and is a numerical aperture (N) of the exposure apparatus.
A, numerical aperture). [R = k * λ / NA, R = resolution, λ = wavelength of light source, N
A = numerical aperture]
【0004】ここで前記縮小露光装置の光分解能を向上
させるため光源の波長を減少させることになり、例え
ば、波長が436及び365nmのG−ライン及びi−
ライン縮小露光装置は工程分解能がそれぞれ約0. 7、
0. 5μm程度が限界であり、0. 5μm以下の微細パ
ターンを形成するため波長の小さい遠紫外線(deep ult
ra violet ;DUV)、例えば、波長が248nmのK
rFレーザや193nmのArFレーザを光源に用いる
露光装置を利用したり、工程上の方法としては露光マス
ク(photo mask)で位相反転マスク(phase shift mas
k)を用いる方法と、イメージコントラストを向上させ
得る別途の薄膜をウェーハ上に形成するC・E・L(co
ntrast enhancement layer;以下CELという)方法
や、二層の感光膜の間にS・O・G(spin on glass ;
SOG)等の中間層を介在させた三層レジスト(Tri la
yer resister;以下TLRという)方法、又は感光膜の
上側に選択的にシリコンを注入させるシリレーション方
法等が開発され分解能限界値を下げている。Here, the wavelength of the light source is reduced to improve the optical resolution of the reduction exposure apparatus. For example, G-lines and i-lines having wavelengths of 436 and 365 nm are used.
The line reduction exposure apparatus has a process resolution of about 0.7,
The limit is about 0.5 μm. To form a fine pattern of 0.5 μm or less, deep ultraviolet rays having a small wavelength are used.
ra violet; DUV), for example, K having a wavelength of 248 nm.
An exposure apparatus using an rF laser or a 193 nm ArF laser as a light source is used, and as a method in the process, a phase shift mask (phase shift mask) using an exposure mask (photo mask) is used.
k) and a C.E.L. (co.) method of forming a separate thin film on the wafer to improve the image contrast.
ntrast enhancement layer (hereinafter referred to as CEL) method or S.O.G (spin on glass;
Trilayer resist (Tri la) with an intermediate layer such as SOG
A method of selectively injecting silicon above the photosensitive film has been developed to reduce the resolution limit value.
【0005】一方、上下の導電配線を連結するコンタク
トホールは素子が高集積化するに従い自らの大きさと周
辺配線との間隔が低減し、コンタクトホール直径と深さ
の比であるエスペクト比(aspect ratio)が増加する。
従って、多層の導電配線を備える高集積半導体素子では
コンタクトを形成するため製造工程でのマスク等の間の
正確で厳しい整列が要求され工程余裕度が低減する。On the other hand, the size of the contact hole connecting the upper and lower conductive wirings and the distance between the wiring and the peripheral wiring are reduced as the element is highly integrated, and the aspect ratio, which is the ratio of the contact hole diameter to the depth, is obtained. ) Increases.
Therefore, in a highly integrated semiconductor device having a multi-layer conductive wiring, accurate and strict alignment between masks and the like in a manufacturing process is required to form a contact, and the process margin is reduced.
【0006】このようなコンタクトホールは、間隔の保
持のためマスク整列時の誤配列トレランス(misalignme
nt tolerance)、露光工程時のレンズ歪み(lens disto
rtion )、マスク製作及び写真エッチング工程時の臨界
大きさ変化(critical dimension variation)、マスク
間の整合(registration)等のような要因等を考慮して
マスクを形成する。[0006] Such a contact hole has a misalignment tolerance at the time of mask alignment in order to maintain an interval.
nt tolerance), lens distortion during the exposure process (lens disto)
The mask is formed in consideration of factors such as critical dimension variation during mask fabrication and photo-etching, and registration between masks.
【0007】さらに、コンタクトホール形成時リソグラ
フィ(Lithography )工程の限界を克服するため自己整
列方法でコンタクトホールを形成する技術が開発され
た。自己整列コンタクトホール形成方法中一番好ましい
もので窒化膜をエッチング障壁層に用いる方法がある。Further, a technique for forming a contact hole by a self-alignment method has been developed to overcome the limitations of a lithography process when forming a contact hole. The most preferable method for forming a self-aligned contact hole is a method using a nitride film as an etching barrier layer.
【0008】図示されてはいないが、従来半導体素子の
コンタクトホール、例えば窒化膜をエッチング障壁にす
る電荷貯蔵電極コンタクトホールの製造方法に関し考察
して見れば以下の通りである。Although not shown, a method of manufacturing a contact hole of a conventional semiconductor device, for example, a charge storage electrode contact hole using a nitride film as an etching barrier will be described below.
【0009】先ず、半導体基板上に所定の下部構造物、
例えばモス電界効果トランジスタ(Metal Oxide Semico
nductor Field Effect Transister ;以下MOS FE
Tという)等を形成した後、前記構造の全表面にエッチ
ング障壁層で用いられる窒化膜と酸化膜材質の層間絶縁
膜を順次形成する。First, a predetermined lower structure is provided on a semiconductor substrate.
For example, a MOS field effect transistor (Metal Oxide Semico
nductor Field Effect Transister; MOS FE
After that, a nitride film used as an etching barrier layer and an interlayer insulating film made of an oxide film material are sequentially formed on the entire surface of the structure.
【0010】その次に、前記半導体基板で電荷貯蔵電極
コンタクトホールに予定されている部分上の層間絶縁膜
を露出させる感光膜パターンを形成した後、前記感光膜
パターンにより露出されている層間絶縁膜を過炭素炭化
弗素(carbon rich fluorocarbon)ガスを利用して乾式
エッチングし窒化膜を露出させ、再び窒化膜をエッチン
グしてコンタクトホールを形成する。Next, after forming a photosensitive film pattern exposing an interlayer insulating film on a portion of the semiconductor substrate that is to be formed in the charge storage electrode contact hole, the interlayer insulating film exposed by the photosensitive film pattern is formed. Is dry-etched using a carbon rich fluorocarbon gas to expose the nitride film, and the nitride film is etched again to form a contact hole.
【0011】前記のような従来の技術に係る半導体素子
のコンタクトホール製造方法は、前記層間絶縁膜とエッ
チング障壁層間のエッチング選択比の差が5:1以上に
大きい条件で乾式エッチングして窒化膜を露出させ、再
び前記露出した窒化膜を除去して半導体基板を露出させ
るコンタクトホールを形成するが、前記エッチング工程
はエッチング選択比を増加させるため多量のポリマーを
発生させる過炭素炭化弗素ガス、例えばC2 F4 、C2
F6 、C3 F6 、C3 F8 、C4 F8 、C2 H2 、CH
3 F、C2 HF5 等を不活性ガスと混合して用いるが、
エッチング時に発生するポリマーが酸化膜材質の層間絶
縁膜上に蒸着されると、酸化膜から発生する酸素により
ポリマー等が持続的に除去されエッチングが発生する
が、ポリマーが窒化膜上に蒸着されるとエッチングソー
スが無いので窒化膜が損傷されない。The method of manufacturing a contact hole of a semiconductor device according to the prior art as described above includes dry etching under the condition that the difference in etching selectivity between the interlayer insulating film and the etching barrier layer is 5: 1 or more. Is exposed, and the exposed nitride film is removed again to form a contact hole exposing the semiconductor substrate. In the etching process, a large amount of polymer is generated in order to increase an etching selectivity. C 2 F 4 , C 2
F 6 , C 3 F 6 , C 3 F 8 , C 4 F 8 , C 2 H 2 , CH
3 F, C 2 HF 5 etc. are used by mixing with an inert gas.
When a polymer generated during etching is deposited on an interlayer insulating film made of an oxide film, the polymer is continuously removed by oxygen generated from the oxide film and etching occurs, but the polymer is deposited on a nitride film. Since there is no etching source, the nitride film is not damaged.
【0012】従って、ポリマーが増加すると酸化膜と窒
化膜の間のエッチング選択比は増加するのに反し、ポリ
マーの量が異常に増加するかエッチングされない成分の
ポリマーが生成されると、或る段階でエッチングが停止
する問題点を有する。Therefore, while the etching selectivity between the oxide film and the nitride film increases as the amount of the polymer increases, when the amount of the polymer is abnormally increased or the polymer of the component which is not etched is generated, a certain stage is reached. Etching stops.
【0013】さらに、C/Fの比が増加する程ポリマー
の生成が増加され前記のエッチング停止の問題点が増加
する。Furthermore, as the C / F ratio increases, the production of polymer increases, and the problem of the above-mentioned etching stop increases.
【0014】一方、酸化膜と窒化膜の間のエッチング選
択比の差が小さくなると、窒化膜が酸化膜エッチング時
に損傷しその下部の導電層、例えば半導体基板が損傷し
たり、上・下部配線間に短絡が発生し、最適工程条件の
工程余裕度が小さく、素子の再現性が低下して工程歩留
り及び素子動作の信頼性を低下させる他の問題を有す
る。On the other hand, when the difference in the etching selectivity between the oxide film and the nitride film becomes small, the nitride film is damaged at the time of etching the oxide film, and a conductive layer thereunder, for example, a semiconductor substrate is damaged, or the upper and lower wirings are damaged. In this case, a short circuit occurs, the process margin of the optimum process condition is small, and the reproducibility of the device is deteriorated, which causes another problem that the process yield and the reliability of the device operation are deteriorated.
【0015】さらに、エッチングチェンバー自体も石英
や酸化アルミニウムのような酸素を発生させる材質で形
成されており、エッチング工程時のアウトガスによりウ
ェーハのエッジ部分と中心部分のエッチング均一度が低
下するさらに他の問題点を有する。Further, the etching chamber itself is also formed of a material that generates oxygen, such as quartz or aluminum oxide, and the outgassing during the etching process lowers the etching uniformity at the edge and center of the wafer. Has problems.
【0016】[0016]
【発明が解決しようとする課題】本発明は、前記のよう
な問題点を解決するためのものであり、本発明の目的は
窒化膜をエッチング障壁層に用いるSAC製造工程でコ
ンタクトホールエッチングの際、窒化膜と酸化膜の間の
適宜なエッチング選択比を得るため過炭素炭化弗素ガス
に自主的に解離され、CとOの分圧を保持させるCOガ
スを添加させC成分により窒化膜が損傷しないほどのエ
ッチング選択比の差を保持するようにし、O成分により
ポリマーによるエッチング停止を防止して再現性が優
れ、最適工程条件の余裕度が増加し、エッチング均一度
が増加して工程歩留り及び素子動作の信頼性を向上させ
得る半導体素子のコンタクトホール製造方法を提供する
ことにある。SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to provide a SAC manufacturing process using a nitride film as an etching barrier layer in contact hole etching. In order to obtain an appropriate etching selectivity between the nitride film and the oxide film, the carbon film is spontaneously dissociated into the perfluorocarbon gas, and the CO gas for maintaining the partial pressure of C and O is added to damage the nitride film by the C component. The difference in etching selectivity is maintained so that the O component prevents etching stoppage due to the polymer, so that the reproducibility is excellent, the margin of the optimal process conditions increases, the uniformity of the etching increases, and the process yield and An object of the present invention is to provide a method for manufacturing a contact hole of a semiconductor device, which can improve the reliability of device operation.
【0017】[0017]
【課題を解決するための手段】前記のような目的を達成
するための本発明に係る半導体素子のコンタクトホール
製造方法の特徴は、所定の下部構造物を有する半導体基
板上にエッチング障壁層を窒化膜で形成する工程と、前
記窒化膜上に層間絶縁膜を形成する工程と、前記層間絶
縁膜でコンタクトホールに予定されている部分を露出さ
せる感光膜パターンを形成する工程と、前記感光膜パタ
ーンにより露出している層間絶縁膜を除去して窒化膜を
露出させるが、過炭素炭化弗素ガスとCOガスの混合ガ
スを利用してエッチングする工程と、前記窒化膜を除去
しコンタクトホールを形成する工程を備えることにあ
る。A feature of a method for manufacturing a contact hole of a semiconductor device according to the present invention for achieving the above object is that an etching barrier layer is formed on a semiconductor substrate having a predetermined lower structure. Forming a film, forming an interlayer insulating film on the nitride film, forming a photosensitive film pattern exposing a portion of the interlayer insulating film that is to be formed in a contact hole, and forming the photosensitive film pattern. Removing the exposed interlayer insulating film and exposing the nitride film by using a mixed gas of a percarbonated carbon fluoride gas and a CO gas, and removing the nitride film to form a contact hole. It is to provide a process.
【0018】[0018]
【発明の実施の形態】以下、本発明に係る半導体素子の
コンタクトホール製造方法に関し、添付図を参照して詳
細に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a method for manufacturing a contact hole of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
【0019】図1乃至図2は、本発明に係る半導体素子
のコンタクトホール製造工程図であり、窒化膜をエッチ
ング障壁層に用いる電荷貯蔵電極用SACの例である。FIGS. 1 and 2 are views showing a process of manufacturing a contact hole of a semiconductor device according to the present invention, which is an example of a charge storage electrode SAC using a nitride film as an etching barrier layer.
【0020】先ず、半導体基板(10)、例えばシリコ
ンウェーハ上にゲート酸化膜(11)とゲート電極(1
2)、スペーサ(13)及びL・D・D(lightly dope
d drain ;以下LDDという)構造のソース/ドレイン
領域(14)に構成されるMOS FETを形成した
後、前記構造の全表面にコンタクトホールエッチング時
のエッチング障壁層に利用される窒化膜(15)を形成
し、その上部に層間絶縁膜(16)を順次形成する。First, a gate oxide film (11) and a gate electrode (1) are formed on a semiconductor substrate (10), for example, a silicon wafer.
2), spacer (13) and LDD (lightly dope)
After forming a MOS FET composed of source / drain regions (14) having a d drain (hereinafter referred to as LDD) structure, a nitride film (15) used as an etching barrier layer at the time of contact hole etching is formed on the entire surface of the structure. Is formed, and an interlayer insulating film (16) is sequentially formed thereon.
【0021】この際、前記層間絶縁膜(16)はBPS
G(Boro Phospho Silicate Glass;以下BPSGと称
する)やTEOS(Tetra Ethyl Ortho Silicate;以下
TEOSという)、PSG(Phospho Silicate Glass;
PSG)等の酸化膜材質で形成する。At this time, the interlayer insulating film (16) is made of BPS.
G (Boro Phospho Silicate Glass; hereinafter referred to as BPSG), TEOS (Tetra Ethyl Ortho Silicate; hereinafter referred to as TEOS), PSG (Phospho Silicate Glass;
(PSG) or the like.
【0022】その次に、電荷貯蔵電極コンタクトマスク
用感光膜パターン(18)を形成する。(図1参照)Next, a photosensitive film pattern (18) for a charge storage electrode contact mask is formed. (See Fig. 1)
【0023】以後、前記感光膜パターン(18)により
露出している層間絶縁膜(16)をCOガスと過炭化弗
素ガスを混合したエッチングガスを利用し乾式エッチン
グして窒化膜(15)を露出させる。Thereafter, the nitride film (15) is exposed by dry-etching the interlayer insulating film (16) exposed by the photosensitive film pattern (18) using an etching gas obtained by mixing a CO gas and a perfluorocarbon gas. Let it.
【0024】この際、前記乾式エッチング工程は過炭素
炭化弗素ガス、例えばC2 F4 、C2 F6 、C3 F6 、
C3 F8 、C4 F8 、CH3 F、C2 HF5 でなる群中
で任意のいずれか一つを用いたり、これら組合せ又は前
記選択されたガスにC2 H2、CH2 F2 、H2 の中で
一つ以上を混合して用いる。At this time, the dry etching process is performed by using a carbon-carbon fluoride gas, for example, C 2 F 4 , C 2 F 6 , C 3 F 6 ,
Any one of the group consisting of C 3 F 8 , C 4 F 8 , CH 3 F and C 2 HF 5 may be used, or a combination thereof or C 2 H 2 , CH 2 F 2 , One or more of H 2 are used in combination.
【0025】ここで、前記COガスが解離されC成分は
窒化膜(15)が損傷されない程度のエッチング選択比
の差を保持するようにし、O成分はエッチングソースと
なりポリマーによるエッチング停止を防止する。そし
て、前記の混合ガスに不活性ガス、例えば、Ar、H
e、Ne、又はN2 等と混合して用いる場合もある。Here, the CO component is dissociated so that the C component maintains a difference in the etching selectivity to the extent that the nitride film (15) is not damaged, and the O component serves as an etching source to prevent the polymer from stopping the etching. Then, an inert gas such as Ar or H is added to the mixed gas.
In some cases, e, Ne, N 2 , or the like is used as a mixture.
【0026】さらに、前記乾式エッチング工程は500
〜3000ワット(Watts) のソース電力、500〜30
00ワットのバイアス電力、1〜150mTorrの圧
力、−50〜50℃程度の電極温度の工程条件で行い、
エッチングガスは5〜50sccm(standard cubic c
entimeter )のC3 F8 、5〜30sccmのC4 F
8 、又は1〜30sccmのCH3 Fのような過炭素炭
化弗素ガスに1〜30sccmのCOガスを利用する
が、0〜500sccmのArガスや0〜500scc
mのヘリウムガスを混合して行うこともできる。Further, the dry etching step is performed for 500 times.
~ 3000 Watts of source power, 500-30
It is performed under the process conditions of a bias power of 00 watts, a pressure of 1 to 150 mTorr, and an electrode temperature of about −50 to 50 ° C.
The etching gas is 5-50 sccm (standard cubic c
C 3 F 8 of entimeter), C 4 F of 5~30sccm
8 or 1-30 sccm of CO gas is used as a percarbonated carbon fluoride gas such as CH 3 F, but 0 to 500 sccm of Ar gas or 0 to 500 sccc is used.
m helium gas may be mixed.
【0027】さらに、前記乾式エッチング工程に用いら
れる他の過炭素炭化弗素ガスのC2F4 、C2 F6 、C3
F6 、C2 HF5 及びC2 H2 の最適ガス流量は、そ
れぞれ5〜40、10〜50、5〜40、1〜30及び
1〜30sccmである。Further, other percarbonated carbon fluoride gases used in the dry etching process include C 2 F 4 , C 2 F 6 and C 3.
Optimal gas flow rate F 6, C 2 HF 5 and C 2 H 2 are respectively 5~40,10~50,5~40,1~30 and 1~30Sccm.
【0028】その次に、前記露出している窒化膜(1
5)を連続的な乾式エッチング方法で除去し、半導体基
板(10)を露出させるコンタクトホール(20)を完
成する。(図2参照)Next, the exposed nitride film (1)
5) is removed by a continuous dry etching method to complete a contact hole (20) exposing the semiconductor substrate (10). (See Fig. 2)
【0029】図3乃至図6は、本発明に用いられた乾式
エッチングガスの流量に対する層間絶縁膜のエッチング
率を示すグラフ図である。FIGS. 3 to 6 are graphs showing the etching rate of the interlayer insulating film with respect to the flow rate of the dry etching gas used in the present invention.
【0030】前記図3は、C2 F4 、C2 F6 、C3 F
6 、C3 F8 又はC2 HF5 ガス流量に伴う層間絶縁膜
のエッチング率を示したものであり、ポジティブの傾斜
度を有する直線形に示される。ここで、前記C2 F4 、
C2 F6 、C3 F6 、C4 F8 及びC2 HF5 ガスは、
前記層間絶縁膜を形成する酸化膜の主要エッチングガス
である。FIG. 3 shows C 2 F 4 , C 2 F 6 , C 3 F
6 shows the etching rate of the interlayer insulating film with the flow rate of C 3 F 8 or C 2 HF 5 gas, and is indicated by a straight line having a positive slope. Here, the C 2 F 4 ,
C 2 F 6 , C 3 F 6 , C 4 F 8 and C 2 HF 5 gases are
It is a main etching gas for an oxide film forming the interlayer insulating film.
【0031】前記図4は、C2 H2 、CH3 F、CH2
F2 又はH2 等のガス流量に伴う層間絶縁膜のエッチン
グ率を示したものであり、上側一部が凸状に形成される
が、C2 H2 、CH3 F、CH2 F2 又はH2 等のガス
流量に伴うエッチング率の極大点はC4 F8 /Ar、C
3 F8 /Ar及び他の変数に影響を受けて変化すること
もある。FIG. 4 shows C 2 H 2 , CH 3 F, CH 2
It shows the etching rate of the interlayer insulating film according to the flow rate of gas such as F 2 or H 2 , and the upper part is formed in a convex shape, but C 2 H 2 , CH 3 F, CH 2 F 2 or The maximum point of the etching rate according to the gas flow rate such as H 2 is C 4 F 8 / Ar, C
3 influenced by F 8 / Ar, and other variables may change.
【0032】前記図5は、COガス流量に伴う層間絶縁
膜のエッチング率を示したもので、上側一部が凸状に形
成されるがガス流量に伴うエッチング率の極大点は、他
の変数に影響を受けて変化することもある。FIG. 5 shows the etching rate of the interlayer insulating film in accordance with the CO gas flow rate. The upper part of the etching rate in accordance with the gas flow rate is partially convex, but the maximum point of the etching rate in accordance with the gas flow rate is determined by other variables. May be affected by the change.
【0033】前記図6は、Ar、He、Ne又はN2 等
のガス流量に伴う層間絶縁膜のエッチング率を示したも
ので、下側一部が凸状に形成されるがガス流量に伴うエ
ッチング率の極小点は他の変数に影響を受けて変化する
こともある。FIG. 6 shows the etching rate of the interlayer insulating film depending on the flow rate of gas such as Ar, He, Ne or N 2. The minimum point of the etching rate may change due to other variables.
【0034】一方、前記図4乃至図6のグラフ図に示す
前記C2 H2 、CH3 F、CH2 F 2 、H2 等のガス、
COガス及びAr、He、Ne、N2 等のガスは前記C
2 F4 、C2 F6 、C3 F6 、C3 F8 、C4 F8 及び
C2 HF5 等の主要エッチングガスとともに用いられ
る。On the other hand, the graphs shown in FIGS.
Said CTwo HTwo , CHThree F, CHTwo F Two , HTwo Such as gas,
CO gas and Ar, He, Ne, NTwo The gas of the above is C
Two FFour , CTwo F6 , CThree F6 , CThree F8 , CFour F8 as well as
CTwo HFFive Used with major etching gases such as
You.
【0035】[0035]
【発明の効果】以上で説明したように、本発明に係る半
導体素子のコンタクトホール製造方法は窒化膜をエッチ
ング障壁層に用いるSACで、窒化膜上部の層間絶縁膜
エッチング工程時に用いられる過炭素炭化弗素ガスに一
酸化炭素ガスを混合して用いたため、COから解離され
たCにより酸化膜と窒化膜間のエッチング選択比の差が
増加して窒化膜が損傷されず、O成分がポリマーによる
エッチング停止を防止して工程の再現性が優れ、窒化膜
が損傷されないため基板の損傷が防止され、最適の工程
条件の余裕度が増加し、エッチング均一度が増加して工
程歩留り及び素子動作の信頼性を向上させ得る利点を有
する。As described above, the method for fabricating a contact hole in a semiconductor device according to the present invention is a SAC using a nitride film as an etching barrier layer, and a method of manufacturing a contact hole in an interlayer insulating film on a nitride film. Since a mixture of fluorine gas and carbon monoxide gas is used, the difference in etching selectivity between the oxide film and the nitride film is increased by C dissociated from CO, so that the nitride film is not damaged, and the O component is etched by the polymer. Prevents stoppage, excellent process reproducibility, prevents damage to substrate because nitride film is not damaged, increases margin of optimal process conditions, increases uniformity of etching, increases process yield and reliability of device operation This has the advantage that the performance can be improved.
【図1】本発明に係る半導体素子のコンタクトホール製
造工程図である。FIG. 1 is a process diagram of manufacturing a contact hole of a semiconductor device according to the present invention.
【図2】本発明に係る半導体素子のコンタクトホール製
造工程図である。FIG. 2 is a process diagram of manufacturing a contact hole of a semiconductor device according to the present invention.
【図3】本発明に用いられた乾式エッチングガスの流量
に対する層間絶縁膜のエッチング率を示すグラフ図であ
る。FIG. 3 is a graph showing an etching rate of an interlayer insulating film with respect to a flow rate of a dry etching gas used in the present invention.
【図4】本発明に用いられた乾式エッチングガスの流量
に対する層間絶縁膜のエッチング率を示すグラフ図であ
る。FIG. 4 is a graph showing an etching rate of an interlayer insulating film with respect to a flow rate of a dry etching gas used in the present invention.
【図5】本発明に用いられた乾式エッチングガスの流量
に対する層間絶縁膜のエッチング率を示すグラフ図であ
る。FIG. 5 is a graph showing an etching rate of an interlayer insulating film with respect to a flow rate of a dry etching gas used in the present invention.
【図6】本発明に用いられた乾式エッチングガスの流量
に対する層間絶縁膜のエッチング率を示すグラフ図であ
る。FIG. 6 is a graph showing an etching rate of an interlayer insulating film with respect to a flow rate of a dry etching gas used in the present invention.
【符号の説明】 10 半導体基板 11 ゲート酸化膜 12 ゲート電極 13 スペーサー 14 ソース/ドレイン領域 15 窒化膜 16 層間絶縁膜 18 感光膜パターン 20 コンタクトホールDESCRIPTION OF SYMBOLS 10 Semiconductor substrate 11 Gate oxide film 12 Gate electrode 13 Spacer 14 Source / drain region 15 Nitride film 16 Interlayer insulating film 18 Photosensitive film pattern 20 Contact hole
───────────────────────────────────────────────────── フロントページの続き (72)発明者 金 正浩 大韓民国京畿道利川市夫鉢邑牙美里山136 −1 現代電子産業株式会社内 (72)発明者 金 眞雄 大韓民国京畿道利川市夫鉢邑牙美里山136 −1 現代電子産業株式会社内 (72)発明者 白 基鎬 大韓民国京畿道利川市夫鉢邑牙美里山136 −1 現代電子産業株式会社内 ──────────────────────────────────────────────────続 き Continuing from the front page (72) Inventor Kim Masahiro 136-1 Misatoyama, Fangbachi-eup, Icheon-si, Gyeonggi-do, Republic of Korea (72) Inventor Kim Masao Fang, Fang-eup-eup, Icheon, Gyeonggi-do, Republic of Korea 136-1 Misatoyama Inside Hyundai Electronics Industry Co., Ltd.
Claims (8)
チング障壁層を窒化膜で形成する工程と、 前記窒化膜上に層間絶縁膜を形成する工程と、 前記層間絶縁膜でコンタクトホール部分を露出させる感
光膜パターンを形成する工程と、 前記感光膜パターンにより露出されている層間絶縁膜を
除去して窒化膜を露出させるが、過炭素炭化弗素ガスと
COガスの混合ガスを利用してエッチングする工程と、 前記窒化膜を除去してコンタクトホールを形成する工程
を備える半導体素子のコンタクトホール製造方法。A step of forming an etching barrier layer with a nitride film on a semiconductor substrate having a lower structure; a step of forming an interlayer insulating film on the nitride film; and exposing a contact hole portion in the interlayer insulating film. Forming a photoresist pattern to be exposed; removing an interlayer insulating film exposed by the photoresist pattern to expose a nitride film, but performing etching using a mixed gas of a percarbonated carbon fluoride gas and a CO gas. Forming a contact hole by removing the nitride film.
又はPSG中いずれか一つで形成することを特徴とする
請求項1記載の半導体素子のコンタクトホール製造方
法。2. The method according to claim 1, wherein the interlayer insulating film is BPSG or TEOS.
2. The method according to claim 1, wherein the contact hole is formed of any one of PSG.
C2 F6 、C3 F6、C3 F8 、C4 F8 、CH3 F、
C2 HF5 の中で任意のいずれか一つ、これらの組合せ
又は前記選択されたガスにC2 F4 、CH2 F2 、H2
の中で一つ以上を混合させたことを特徴とする請求項1
記載の半導体素子のコンタクトホール製造方法。3. The method of claim 2 , wherein the percarbonated fluorocarbon gas is C 2 F 4 ,
C 2 F 6 , C 3 F 6 , C 3 F 8 , C 4 F 8 , CH 3 F,
Any one of C 2 HF 5 , a combination thereof, or the selected gas may be C 2 F 4 , CH 2 F 2 , H 2
2. The method according to claim 1, wherein at least one of the components is mixed.
The method for producing a contact hole of a semiconductor device according to the above.
ccmのC3 F8 ガス、5〜30sccmのC4 F8 ガ
ス、1〜30sccmのCH3 Fガス、5〜40scc
mのC2 F4 ガス、20〜50sccmのC2 F6 ガ
ス、5〜40sccmのC3 F6 ガス、1〜30scc
mのC2 F2 ガス、又は1〜30sccmのC2 HF5
ガスで用いることを特徴とする請求項1又は3記載の半
導体素子のコンタクトホール製造方法。4. The method according to claim 1, wherein the perfluorocarbon gas is 5 to 50 seconds.
C 3 F 8 gas ccm, C 4 F 8 gas 5~30sccm, CH 3 F gas 1~30sccm, 5~40scc
C 2 F 4 gas m, C 2 F 6 gas 20~50sccm, C 3 F 6 gas 5~40sccm, 1~30scc
m C 2 F 2 gas or 1-30 sccm C 2 HF 5
4. The method according to claim 1, wherein the contact hole is used as a gas.
の流量で用いることを特徴とする請求項1記載の半導体
素子のコンタクトホール製造方法。5. The method according to claim 1, wherein the CO gas is used at a flow rate of about 1 to 30 sccm.
は、混合エッチングガスに不活性ガスを添加して行うこ
とを特徴とする請求項1記載の半導体素子のコンタクト
ホール製造方法。6. The method of claim 1, wherein the etching using the mixed gas is performed by adding an inert gas to the mixed etching gas.
のAr又はHeが用いられることを特徴とする請求項6
記載の半導体素子のコンタクトホール製造方法。7. The method according to claim 1, wherein the inert gas is 0 to 500 sccm.
7. Ar or He is used.
The method for producing a contact hole of a semiconductor device according to the above.
は、500〜3000ワットのソース電力、500〜3
000ワットのバイアス電力、1〜150mTorrの
圧力、−50〜50℃程度の電極温度を工程条件として
行うことを特徴とする請求項1記載の半導体素子のコン
タクトホール製造方法。8. The etching process using the mixed gas includes a source power of 500 to 3000 watts, and a power of 500 to 3000 watts.
2. The method according to claim 1, wherein a bias power of 000 watts, a pressure of 1 to 150 mTorr, and an electrode temperature of about -50 to 50 [deg.] C. are used as process conditions.
Applications Claiming Priority (4)
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KR1019970053022A KR100258365B1 (en) | 1996-10-24 | 1997-10-16 | Method for fabricating contact hole of semiconductor device |
KR47903/1996 | 1997-10-16 |
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---|---|---|---|
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Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10261628A (en) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001230387A (en) * | 1999-12-24 | 2001-08-24 | Hynix Semiconductor Inc | Manufacturing method for semiconductor element |
JP2002500442A (en) * | 1997-12-29 | 2002-01-08 | ラム リサーチ コーポレーション | Self-aligned contacts for semiconductor devices |
WO2004003988A1 (en) * | 2002-06-27 | 2004-01-08 | Tokyo Electron Limited | Plasma processing method |
US7052989B2 (en) | 2000-02-23 | 2006-05-30 | Sanyo Electric Co., Ltd. | Semiconductor device having opening and method of fabricating the same |
US7473377B2 (en) | 2002-06-27 | 2009-01-06 | Tokyo Electron Limited | Plasma processing method |
JP2013211578A (en) * | 2013-05-20 | 2013-10-10 | Fujitsu Semiconductor Ltd | Method of manufacturing semiconductor device |
-
1997
- 1997-10-23 JP JP30811797A patent/JPH10261628A/en active Pending
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