KR19980025886A - Lead-on-Chip (LOC) Packages and Manufacturing Methods - Google Patents
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Abstract
본 발명은 리드 온 칩(LOC) 패키지 및 그의 제조 방법에 관한 것으로서, 반도체 칩과 내부 리드 간에 접착 테이프로 기계적 접착을 이루고 금속 세선으로 전기적 접속을 구현하는 종래의 리드 온 칩 패키지에 있어서, 접착 테이프와 금속 세선의 신뢰성 저하 및 높은 제조 원가 등의 문제점을 해결하기 위한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a lead-on chip (LOC) package and a method of manufacturing the same. In a conventional lead-on-chip package for mechanically bonding an adhesive tape between a semiconductor chip and an internal lead and implementing electrical connection with a fine metal wire, the adhesive tape And to solve the problems such as reduced reliability of the fine metal wire and high manufacturing cost.
즉, 리드 프레임의 내부 리드에 칩 전극 패드에 대응되는 관통 구멍을 형성하고 그 관통 구멍으로 솔더와 같은 전도성 물질을 투입하여 충진시킴으로써 반도체 칩과 리드 프레임 간의 기계적·전기적 접속을 구현한다.That is, a through hole corresponding to the chip electrode pad is formed in the inner lead of the lead frame, and a conductive material such as solder is filled and filled into the through hole to realize mechanical and electrical connection between the semiconductor chip and the lead frame.
이러한 접속 구조는 종래의 접착 테이프와 금속 세선이 필요없기 때문에 패키지의 신뢰성이 개선되며, 제조 원가도 절감되는 이점이 있으며, 또한 반도체 칩과 리드 프레임 간의 전기적 접속 뿐만 아니라 기계적인 접착까지도 한 번의 공정으로 이룰 수 있다는 이점이 있다.This connection structure improves package reliability because it eliminates the need for conventional adhesive tapes and fine metal wires, and reduces manufacturing costs. In addition, the mechanical connection between the semiconductor chip and the lead frame as well as the mechanical bonding are performed in one step. There is an advantage that can be achieved.
Description
본 발명은 리드 온 칩(LOC) 패키지 및 그의 제조 방법에 관한 것으로서, 보다 구체적으로는 종래의 리드 온 칩(LOC) 패키지에 사용되는 접착 테이프 및 금속 세선이 필요없는 기계적·전기적 접속 구조를 가진 리드 온 칩(LOC) 패키지 및 그의 제조 방법에 관한 것이다.The present invention relates to a lead-on chip (LOC) package and a manufacturing method thereof, and more particularly to a lead having a mechanical and electrical connection structure without the need for adhesive tape and metal thin wires used in a conventional lead-on-chip (LOC) package. An on chip (LOC) package and a method of manufacturing the same.
일반적인 반도체 플라스틱 패키지의 문제점은 패키지의 크기에 비하여 탑재 가능한 반도체 칩의 크기에 제약이 많다는 것이다. 이는 플라스틱 패키지의 구조적인 문제로서, 반도체 칩이 부착되는 리드 프레임 패드가 반도체 칩보다 그 크기가 크며, 리드 프레임 패드와 내부 리드 간에 최소한 리드 프레임 두께 만큼의 폭이 필요하기 때문이다. 또한 봉지 수지로 패키지 몸체를 형성할 때의 공차 등을 고려하면, 플라스틱 패키지에 탑재할 수 있는 반도체 칩의 크기는 패키지 크기의 약 70% 정도가 한계이다.A problem of the general semiconductor plastic package is that the size of the semiconductor chip that can be mounted is more limited than the size of the package. This is a structural problem of the plastic package because the lead frame pad to which the semiconductor chip is attached is larger than the semiconductor chip, and a width of at least the lead frame thickness between the lead frame pad and the inner lead is required. In addition, considering tolerances and the like when forming a package body from an encapsulation resin, the size of a semiconductor chip that can be mounted in a plastic package is limited to about 70% of the package size.
이러한 사정에서 제안된 패키지 구조가 리드 프레임의 내부 리드 부분이 반도체 칩의 상부면 또는 하부면까지 연장된 소위 리드 온 칩(Lead On Chip; LOC), 또는 칩 온 리드(Chip On Lead; COL) 패키지이다. 특히 리드 온 칩(LOC) 패키지는 칩 전극 패드의 위치에 제약을 받지 않는 장점이 있기 때문에 대용량 디램(DRAM)을 위시한 메모리 패키지에 유용하게 사용되고 있다.In this situation, the proposed package structure is a so-called Lead On Chip (LOC) or Chip On Lead (COL) package in which the inner lead portion of the lead frame extends to the upper or lower surface of the semiconductor chip. to be. In particular, since a lead-on-chip (LOC) package has an advantage that the position of the chip electrode pad is not limited, it is useful for a memory package including a large capacity DRAM.
도 1은 종래 기술의 실시예에 따른 리드 온 칩(LOC) 패키지의 부분 단면도이다.1 is a partial cross-sectional view of a lead on chip (LOC) package according to a prior art embodiment.
도 1을 참조하면, 종래의 리드 온 칩(LOC) 패키지는 반도체 칩(10)과 내부 리드(20) 간에 폴리이미드 테이프와 같은 절연성의 양면 접착 테이프(40)를 사용하여 기계적 접착을 이룬다. 그리고 반도체 칩(10)과 내부 리드(20) 간의 전기적 접속은 금(Au) 또는 알루미늄(Al)과 같은 금속 세선(30; Metal Wire)을 이용하여 구현한다.Referring to FIG. 1, a conventional lead on chip (LOC) package is mechanically bonded using an insulating double-sided adhesive tape 40 such as a polyimide tape between the semiconductor chip 10 and the inner lead 20. The electrical connection between the semiconductor chip 10 and the internal lead 20 is implemented using metal wires 30 such as gold (Au) or aluminum (Al).
그런데 이와 같은 종래의 리드 온 칩(LOC) 구조는 접착 테이프(40)가 다른 구성 요소들에 비하여 매우 높은 열팽창계수를 가지고 있을 뿐만 아니라 수분 흡습률이 높기 때문에, 틈이 갈라지는(Crack) 불량 또는 회로 패턴의 변형 등의 불량이 발생된다. 또한 금속 세선(30) 역시 위치의 변이(Wire Sweeping), 리드 본딩 부분의 떨어짐(Wire Heel Crack), 금속 세선의 처짐 등의 불량 요인들을 내포하고 있어서 패키지의 신뢰성에 악영향을 미친다. 그리고 이와 같은 접착 테이프(40) 및 금속 세선(30)은 제조 원가면에서도 불리한 문제점을 갖고 있다.However, the conventional lead-on-chip (LOC) structure has a very high coefficient of thermal expansion and high moisture absorption as compared to other components, and thus has a poor cracking or circuit breakage. Defects, such as a deformation | transformation of a pattern, generate | occur | produce. In addition, the thin metal wire 30 also includes defects such as wire sweeping, lead bonding cracks, and sagging metal thin wires, thereby adversely affecting the reliability of the package. And such an adhesive tape 40 and the fine metal wire 30 has a disadvantage in terms of manufacturing cost.
따라서 본 발명의 목적은, 접착 테이프와 금속 세선이 필요없는 기계적·전기적 접속 구조를 구현한 리드 온 칩(LOC) 패키지 및 그의 제조 방법을 제공하는데 있다.Accordingly, an object of the present invention is to provide a lead-on-chip (LOC) package and a method of manufacturing the same, which implement a mechanical and electrical connection structure that does not require an adhesive tape and a fine metal wire.
도 1은 종래 기술의 실시예에 따른 리드 온 칩(LOC) 패키지의 부분 단면도.1 is a partial cross-sectional view of a lead on chip (LOC) package according to a prior art embodiment.
도 2는 본 발명의 실시예에 따른 리드 온 칩(LOC) 패키지의 부분 단면도.2 is a partial cross-sectional view of a lead on chip (LOC) package according to an embodiment of the invention.
도 3 내지 도 5는 도 2에 도시된 리드 온 칩(LOC) 패키지가 제조되는 공정을 개략적으로 나타내는 사시도.3 to 5 are perspective views schematically showing a process of manufacturing the lead-on-chip (LOC) package shown in FIG.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
10, 60 : 반도체 칩 11, 61, 62 : 칩 전극 패드10, 60: semiconductor chip 11, 61, 62: chip electrode pad
20, 70 : 내부 리드 30 : 금속 세선20, 70: internal lead 30: fine metal wire
40 : 접착 테이프 50 : 봉지 영역40: adhesive tape 50: sealing area
71, 72 : 관통 구멍 80a, 80b : 접속 수단71 and 72: through-hole 80a, 80b: connection means
상기 목적을 달성하기 위하여, 본 발명은 일면에 복수개의 칩 전극 패드가 형성된 반도체 칩; 상기 반도체 칩의 칩 전극 패드 상부에 위치하며, 상기 칩 전극 패드에 대응하는 부분에 관통 구멍이 형성된 복수개의 연배열된 내부 리드를 포함하는 리드 프레임; 상기 내부 리드의 관통 구멍을 통하여 상기 칩 전극 패드와 내부 리드 간의 기계적·전기적 접속을 구현하는 접속 수단; 상기 반도체 칩과 내부 리드를 외부 환경으로부터 보호하기 위한 봉지 영역;을 포함하는 리드 온 칩(LOC) 패키지를 제공한다.In order to achieve the above object, the present invention is a semiconductor chip formed with a plurality of chip electrode pads on one surface; A lead frame positioned on a chip electrode pad of the semiconductor chip, the lead frame including a plurality of consecutively arranged internal leads having a through hole formed in a portion corresponding to the chip electrode pad; Connecting means for implementing a mechanical and electrical connection between the chip electrode pad and the inner lead through the through hole of the inner lead; Provides a lead-on-chip (LOC) package including a sealing region for protecting the semiconductor chip and the internal lead from the external environment.
또한 상기 목적을 달성하기 위하여, 본 발명은 일면에 복수개의 칩 전극 패드가 형성된 반도체 칩과, 상기 칩 전극 패드에 대응하는 부분에 관통 구멍이 형성된 복수개의 연배열된 내부 리드를 포함하는 리드 프레임이 준비되는 단계; 상기 반도체 칩의 칩 전극 패드 상부에 상기 내부 리드의 관통 구멍이 대응되도록 리드 프레임이 정렬되는 단계; 상기 내부 리드의 관통 구멍을 통하여 접속 수단이 충진되어 상기 칩 전극 패드와 내부 리드 간의 기계적·전기적 접속이 구현되는 단계; 상기 반도체 칩과 내부 리드가 외부 환경으로부터 보호되기 위하여 봉지되는 단계;를 포함하는 리드 온 칩(LOC) 패키지의 제조 방법을 제공한다.In addition, in order to achieve the above object, the present invention provides a lead frame including a semiconductor chip having a plurality of chip electrode pads formed on one surface thereof, and a plurality of softly arranged internal leads having through holes formed in portions corresponding to the chip electrode pads. Being prepared; Arranging a lead frame such that a through hole of the internal lead corresponds to an upper portion of a chip electrode pad of the semiconductor chip; Connecting means is filled through the through-holes of the inner lead to implement mechanical and electrical connection between the chip electrode pad and the inner lead; The semiconductor chip and the inner lead is sealed in order to protect from the external environment, provides a method of manufacturing a lead-on-chip (LOC) package comprising a.
이하 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명의 실시예에 따른 리드 온 칩(LOC) 패키지의 부분 단면도이다.2 is a partial cross-sectional view of a lead-on-chip (LOC) package according to an embodiment of the present invention.
도 2를 참조하면, 본 발명의 리드 온 칩(LOC) 패키지는 종래의 금속 세선과 접착 테이프 대신에, 내부 리드(70)에 형성된 관통 구멍(도 3의 71, 72)에 충진된 접속 수단(80a, 80b)을 이용하여 반도체 칩(60)과 내부 리드(70) 간의 기계적·전기적 접속을 구현하고 있다.Referring to FIG. 2, in the lead-on chip (LOC) package of the present invention, instead of the conventional metal thin wire and the adhesive tape, the connecting means filled in the through holes (71 and 72 of FIG. 3) formed in the inner lead 70 ( The mechanical and electrical connection between the semiconductor chip 60 and the internal lead 70 is implemented using the 80a and 80b.
이러한 구조는 반도체 칩(60)과 내부 리드(70) 간의 전기적 접속 뿐만 아니라 기계적인 접착까지도 한 번의 공정으로 이룰 수 있는 것으로서, 내부 리드(70)의 관통 구멍(도 3의 71, 72)에 충진되는 접속 수단(80a, 80b)은 주석(Sn)과 납(Pb)의 합금인 솔더(Solder)와 같은 재질의 전도성 물질을 사용한다. 이와 같은 전도성 물질(80a, 80b)의 용융점은 후속 공정, 예를 들어 봉지(Encapsulation) 공정의 온도 조건보다 높아야 한다. 솔더의 용융점은 약 183℃로 봉지 공정의 온도 조건인 175℃보다 높다.Such a structure can achieve not only electrical connection between the semiconductor chip 60 and the inner lead 70 but also mechanical bonding in one process, and is filled in the through holes (71 and 72 of FIG. 3) of the inner lead 70. The connection means 80a and 80b are made of a conductive material such as solder, which is an alloy of tin (Sn) and lead (Pb). The melting point of such conductive materials 80a and 80b should be higher than the temperature conditions of subsequent processes, such as encapsulation. The melting point of the solder is about 183 ° C, higher than 175 ° C, the temperature condition of the encapsulation process.
또한 열로 인한 기계적인 부하(Stress)로 인하여 칩 전극 패드(61)에 문제가 야기되는 것을 방지하기 위하여, 전기적 접속을 담당하지 않는 제2의 칩 전극 패드(62)를 추가로 형성할 수도 있다. 이와 같은 제2의 칩 전극 패드(62)는 단지 기계적인 접착 역할만 담당하며, 기존의 칩 전극 패드(61)에 걸리는 기계적인 부하를 분산시켜 준다. 이 경우 내부 리드(70)에도 역시 제2의 칩 전극 패드(62)에 대응되는 관통 구멍(도 3의 72)을 형성하는데, 이 관통 구멍(72)은 기존의 관통 구멍(71)보다 크기가 크도록 형성하는 것이 바람직하다.In addition, in order to prevent a problem in the chip electrode pad 61 due to a mechanical stress due to heat, a second chip electrode pad 62 which is not in charge of electrical connection may be further formed. The second chip electrode pad 62 serves only mechanical adhesion, and distributes the mechanical load on the existing chip electrode pad 61. In this case, a through hole (72 in FIG. 3) is also formed in the inner lead 70 to correspond to the second chip electrode pad 62. The through hole 72 is larger in size than the conventional through hole 71. It is preferable to form large.
도 3 내지 도 5는 도 2에 도시된 리드 온 칩(LOC) 패키지가 제조되는 공정을 개략적으로 나타내는 사시도이다.3 to 5 are perspective views schematically illustrating a process of manufacturing the lead-on-chip (LOC) package shown in FIG.
도 3 내지 도 5를 참조하여 본 발명의 리드 온 칩 패키지가 제조되는 공정을 설명하자면, 먼저 도 3에 도시된 바와 같이 일면에 복수개의 칩 전극 패드(61, 62)가 형성된 반도체 칩(60)과, 그 칩 전극 패드(61, 62)에 대응되는 부분에 관통 구멍(71, 72)이 형성된 내부 리드(70)를 포함하는 리드 프레임이 준비된다.Referring to FIGS. 3 to 5, the process of manufacturing the lead-on chip package of the present invention will be described. First, as illustrated in FIG. 3, a plurality of chip electrode pads 61 and 62 are formed on one surface of the semiconductor chip 60. And a lead frame including an inner lead 70 having through holes 71 and 72 formed in portions corresponding to the chip electrode pads 61 and 62.
도면 부호 61번은 반도체 칩과 리드 프레임 간의 전기적 접속 단자 역할을 담당하는 통상적인 칩 전극 패드이며, 도면 부호 62번은 기계적인 부하를 분산시켜 주기 위하여 추가로 형성된 제2의 칩 전극 패드이다. 이와 같은 제2 칩 전극 패드(62)는 전기적 접속은 담당하지 않으며, 단지 기계적인 접착 역할 만을 담당하여 기존의 칩 전극 패드(61)에 걸리는 기계적인 부하를 분산시켜 준다. 내부 리드(70)에 형성된 관통 구멍(71, 72)도 역시 각각의 칩 전극 패드(61, 62)에 대응되는 것으로서, 제2 칩 전극 패드(62)에 대응되는 관통 구멍(72)은 기존의 관통 구멍(71)보다 그 크기가 크다.Reference numeral 61 is a conventional chip electrode pad serving as an electrical connection terminal between the semiconductor chip and the lead frame, and reference numeral 62 is a second chip electrode pad further formed to distribute mechanical loads. The second chip electrode pad 62 is not responsible for electrical connection, but only serves as a mechanical adhesive to distribute the mechanical load on the existing chip electrode pad 61. The through holes 71 and 72 formed in the inner lead 70 also correspond to the respective chip electrode pads 61 and 62, and the through holes 72 corresponding to the second chip electrode pad 62 are conventionally formed. Its size is larger than the through hole 71.
이와 같이 반도체 칩(60)과 리드 프레임이 준비되면, 도 4에 도시된 바와 같이 반도체 칩(60)의 칩 전극 패드(61, 62) 상부에 내부 리드(70)의 관통 구멍(71, 72)이 각각 대응되도록 리드 프레임이 정렬된다.When the semiconductor chip 60 and the lead frame are prepared in this manner, as illustrated in FIG. 4, through holes 71 and 72 of the inner lead 70 are disposed on the chip electrode pads 61 and 62 of the semiconductor chip 60. The lead frames are aligned so that they respectively correspond.
그리고 나서 도 5에 도시된 바와 같이, 내부 리드(70)의 관통 구멍(도 4의 71, 72)을 통하여 전도성 물질(80a, 80b)이 충진됨으로써 칩 전극 패드(도 3의 61, 62)와 내부 리드(70) 간의 기계적·전기적 접속이 이루어진다. 각각의 칩 전극 패드에 전도성 물질(80a, 80b)이 충진되는 순서는 중요하지 않다. 그리고 전도성 물질(80a, 80b)을 관통 구멍에 충진시키는 방법은 전도성 물질(80a, 80b)을 고온에서 용융시킨 후, 공지의 포팅(Potting) 방식으로서 관통 구멍에 투입시키고, 상온에서 냉각·경화시켜 고체 상태가 되도록 하는 방법을 사용한다.Then, as shown in FIG. 5, the conductive materials 80a and 80b are filled through the through holes 71 and 72 of the inner lead 70, so that the chip electrode pads 61 and 62 of FIG. Mechanical and electrical connections between the inner leads 70 are made. The order in which the conductive materials 80a and 80b are filled in each chip electrode pad is not important. In the method of filling the through holes with the conductive materials 80a and 80b, the conductive materials 80a and 80b are melted at a high temperature, and then introduced into the through holes by a known potting method, and cooled and cured at room temperature. A method of bringing it to a solid state is used.
별도의 도면으로 도시되지는 않았지만, 이후에 반도체 칩(도 5의 60)과 내부 리드(도 5의 70) 및 그 전기적 접속 부분(80a, 80b)을 외부 환경으로부터 보호하기 위하여, 통상적인 봉지 공정을 실시함으로써 봉지 영역(도 2의 50)이 형성되고 패키지가 완성된다.Although not shown in a separate drawing, a conventional encapsulation process for protecting the semiconductor chip (60 in FIG. 5), the inner lead (70 in FIG. 5), and its electrical connection portions 80a and 80b from the external environment. The sealing region (50 of FIG. 2) is formed and the package is completed.
이와 같은 접속 구조는 칩 모서리부에 칩 전극 패드가 형성된 에지 패드(Edge Pad)형보다 칩 중앙부에 칩 전극 패드가 형성된 센터 패드(Center Pad)형에 적용하는 편이 그 효과면에서 우수하기 때문에, 리드 온 칩(LOC) 패키지에 유용한 방안이다.Since the connection structure is better in terms of its effect, it is better to apply it to the center pad type in which the chip electrode pad is formed in the center of the chip than the edge pad type in which the chip electrode pad is formed in the corner of the chip. This is useful for on-chip (LOC) packages.
이상 설명한 바와 같이 본 발명의 구조에 따르면, 리드 온 칩 패키지를 구현함에 있어서 종래의 접착 테이프와 금속 세선이 필요없기 때문에 패키지의 신뢰성이 개선되며, 제조 원가도 절감되는 이점이 있다.As described above, according to the structure of the present invention, the implementation of the lead-on chip package, there is no need for the conventional adhesive tape and the fine metal wire, thereby improving the reliability of the package, there is an advantage that the manufacturing cost is reduced.
또한 본 발명의 방법에 따르면, 반도체 칩과 리드 프레임 간의 전기적 접속 뿐만 아니라 기계적인 접착까지도 한 번의 공정으로 이룰 수 있다는 이점이 있다.In addition, according to the method of the present invention, there is an advantage that not only the electrical connection between the semiconductor chip and the lead frame but also mechanical bonding can be achieved in one process.
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