KR19980025781A - 반도체 칩 패키지 - Google Patents

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Abstract

본 발명은 반도체 칩 패키지에 관한 것으로, 반도체 칩의 하부 면과 접착된 각 내부 리드들의 중심 부분에 내부 리드 두께의 ½, 크기의 ⅓인 요홈들이 형성되어 있으며, 그 각기 접착된 내부 리드들의 선단이 라운딩(rounding) 처리된 COL(chip on lead) 패키지를 제공함으로써, 성형 수지가 내부 리드의 요홈으로 통과되기 때문에 흐름의 방해를 받지 않음으로써, 와류가 억제되는 한편, 내부 기공을 포함하는 불완전 성형이 방지되고, 실 소비자에게 완제품으로 공급되기 위해 실시되는 신뢰성 검사에 의한 발생되던 본딩 와이어들간의 전기적 고장 및 불완전 성형으로 인한 패키지의 기계적 강도의 저하를 미연에 방지할 수 있는 특징이 있다.

Description

반도체 칩 패키지
본 발명은 반도체 칩 패키지에 관한 것으로, 더욱 상세하게는 반도체 칩의 하부 면과 접착된 각 내부 리드들의 중심 부분에 내부 리드 두께의 ½, 크기의 ⅓인 요홈들이 형성되어 있으며, 그 각기 접착된 내부 리드들의 선단이 라운딩(rounding) 처리된 반도체 칩 패키지에 관한 것이다.
최근 반도체 기술은 반도체 장치의 고밀도화 및 대용량화의 요구에 부응하여, 패키지 대비 실장되는 반도체 칩의 점유 비율을 증가시키는 방향으로 발전되고 있다. 그러나, 통상적인 다이 패드를 갖는 반도체 칩 패키지는 다이 패드가 패키지 몸체의 중심 부분에 배치되어 있고, 그 다이 패드와 리드들이 각기 이격되어 있기 때문에 패키지 대비 실장되는 반도체 칩의 점유 비율이 낮다.
COL 패키지는 다이 패드를 제거하고, 반도체 칩의 하부 면과 리드들의 각 상부 면이 접착된 구조를 갖기 때문에 패키지 대비 실장되는 반도체 칩의 점유 비율이 매우 높은 장점을 갖는 구조이다.
도 1은 종래 기술에 의한 COL(chip on lead) 패키지를 일부 절개하여 나타내는 사시도이다.
도 2는 도 1의 Ⅱ―Ⅱ선을 따라 자른 단면도이다.
도 3은 도 1의 Ⅲ―Ⅲ선을 따라 자른 단면도이다.
도 1 내지 도 3을 참조하면, 패키지(100)는 반도체 칩(10)의 하부 면과 그 반도체 칩(10)의 하부 면까지 길게 연장된 리드 프레임의 내부 리드들(30)과 각기 은 에폭시 계열의 접착제(20)와 같은 수단에 의해 접착되어 있으며, 상기 반도체 칩(10)은 상기 반도체 칩(10)의 외곽에 배치된 내부 리드들(30)과 각기 본딩 와이어(50)와 같은 수단에 의해 전기적 연결되어 있다. 그리고, 그 패키지(100)는 상기 칩(10), 내부 리드들(30) 및 본딩 와이어(50)를 포함하는 전기적 연결 부분이 에폭시 계열의 성형 수지에 의해 패키지 몸체(60)가 형성되어 있으며, 상기 내부 리드들(30)과 각기 일체로 형성된 외부 리드들(40)은 상기 패키지 몸체(60)에 대하여 돌출되어 있으며, 표면 실장에 적합하도록 『J』형으로 절곡되어 있다.
도 4는 도 1의 패키지의 성형 공정시 성형 수지의 흐름을 나타내는 도면이다.
도 4를 참조하면, 도 4는 도 3의 절단 방향에서의 성형 수지 흐름을 나타내고 있으며, 상부 및 하부 금형(310;410)의 캐비티(312;412)에 내재된 반 조립 상태의 리드 프레임이 상기 하부 금형(410)의 게이트(414)로부터 공급된 성형 수지에 의해 성형되는 상태를 나타내고 있다.
도면상에 나타나 있는 화살표는 성형 수지의 흐름을 나타내고 있으며, 그 성형 수지는 반도체 칩(10)과 각기 접착된 내부 리드들(30) 부분에서 와류(渦流)가 발생됨을 나타내고 있다. 즉, 성형 수지는 상기 내부 리드(30)의 우측면에 충돌되어 유속이 감소되고, 그 내부 리드의 배면을 따라 흐르다가 좌측면에서 와류가 발생되는 것이다. 즉, 성형 수지의 와류는 매우 심한 유속 편차에 기인된 것이다. 여기서, 와류의 발생은 내부 리드들의 간격이 매우 조밀하거나 많은 경우에 더욱 심각하게 진행된다. 따라서, 반도체 칩 패키지는 상기 와류에 의해 발생되는 내부 기공을 포함하는 불완전 성형이 발생되어 신뢰성이 저하된다,
더욱이, 상기 내부 기공은 고온 고압 및 수증기 분위기에서 진행되는 패키지의 신뢰성 검사에 의해 제공되는 수증기가 그 내부 기공에 집중되어 팽창됨으로써, 본딩 와이어간의 전기적 고장이 발생되는 단점이 있다. 또한, 패키지 몸체의 불완전 성형은 완제품인 패키지의 기계적 강도를 저하시키는 작용을 한다.
따라서, 본 발명의 목적은 성형 수지의 유속 편차를 줄임으로써, 내부 기공을 포함하는 불완전 성형을 방지하여 다핀화 및 조밀화되는 패키지의 신뢰성을 개선하는 반도체 칩 패키지를 제공하는데 있다.
도 1은 종래 기술에 의한 COL(chip on lead) 패키지를 일부 절개하여 나타내는 사시도.
도 2는 도 1의 Ⅱ―Ⅱ선을 따라 자른 단면도.
도 3은 도 1의 Ⅲ―Ⅲ선을 따라 자른 단면도.
도 4는 도 1의 패키지의 성형 공정시 성형 수지의 흐름을 나타내는 도면.
도 5는 본 발명에 의한 COL 패키지를 일부 절개하여 나타내는 사시도.
도 6은 도 5의 Ⅵ―Ⅵ선을 따라 자른 단면도.
도 7은 도 5의 Ⅶ―Ⅶ선을 따라 자른 단면도.
도 8은 도 5의 패키지의 성형 공정시 성형 수지의 흐름을 나타내는 도면.
※도면의 주요 부분에 대한 설명※
110 : 반도체 칩120 : 접착제
130 : 내부 리드132 : 요홈
134 : 라운딩된 부분140 : 외부 리드
150 : 본딩 와이어160 : 패키지 몸체
200 : 패키지
상기 목적은 달성하기 위하여, 본 발명은 반도체 칩; 요홈이 형성된 복수 개의 내부 리드들; 상기 반도체 칩의 하부 면과 상기 요홈이 형성된 각 내부 리드들의 상부 면들을 접착하는 수단; 상기 반도체 칩과 각기 대응된 내부 리드들을 각기 전기적 연결하는 수단; 상기 반도체 칩, 내부 리드들, 접착하는 수단 및 전기적 연결하는 수단을 포함하는 전기적 연결 부분을 내재·봉지하는 패키지 몸체; 및 상기 내부 리드들과 각기 일체로 형성되어 있으며, 상기 패키지 몸체에 대하여 돌출된 복수 개의 외부 리드들;을 포함하는 것을 특징으로 하는 반도체 칩 패키지를 제공한다.
이하 참조 도면을 참조하여 본 발명을 보다 상세히 설명하고자 한다.
도 5는 본 발명에 의한 COL 패키지를 일부 절개하여 나타내는 사시도이다.
도 6은 도 5의 Ⅵ―Ⅵ선을 따라 자른 단면도이다.
도 7은 도 5의 Ⅶ―Ⅶ선을 따라 자른 단면도이다.
도 5 내지 도 7을 참조하면, 본 발명의 패키지(200)는 반도체 칩(110)의 하부 면과 그 반도체 칩(110)의 하부 면까지 길게 연장된 리드 프레임의 내부 리드들(130)과 각기 접착제(120)에 의해 접착되어 있으며, 상기 반도체 칩(110)은 상기 반도체 칩(110)의 외곽에 배치된 내부 리드들(130)과 각기 본딩 와이어(150)와 같은 수단에 의해 전기적 연결되어 있다.
여기서, 상기 내부 리드(130)에 대하여 좀 더 상세히 설명하면, 내부 리드(130)는 반도체 칩(110)의 하부 면과 접착된 일부 부분에 요홈(132)이 형성되어 있으며, 그(130)의 선단은 스탬핑 방법 또는 식각 방법에 의해 라운딩된 부분(134)이 형성되어 있다. 상기 요홈(132)의 형성 위치는 상기 접착된 내부 리드(130)의 중심 부분이고, 내부 리드(130) 두께의 절반이며, 그 접착된 내부 리드(130)의 약 ⅓정도의 크기이다. 그리고, 상기 라운딩된 부분(134)은 상기 반도체 칩(110)의 하부 면과 접착시 내부 리드(130) 끝단에서의 응력을 감소시키기 위함이다. 상기 라운딩된 부분(134)의 크기는 상기 요홈(132)의 절반 정도이다.
그리고, 그 패키지(100)는 상기 칩(10), 내부 리드들(30) 및 본딩 와이어(50)를 포함하는 전기적 연결 부분이 에폭시 계열의 성형 수지에 의해 패키지 몸체(60)가 형성되어 있으며, 상기 내부 리드(130)의 요홈(132)에 성형 수지가 충전되어 있다.
또한, 상기 내부 리드들(30)과 각기 일체로 형성된 외부 리드들(40)은 상기 패키지 몸체(60)에 대하여 돌출되어 있으며, 표면 실장에 적합하도록 『J』형으로 절곡된 구조이다.
도 8은 도 5의 패키지의 성형 공정시 성형 수지의 흐름을 나타내는 도면이다.
도 8을 참조하면, 도 8은 도 7의 절단 방향에서의 성형 수지 흐름을 나타내고 있으며, 내부 리드(130)의 요홈(132)으로 성형 수지가 통과됨으로써, 종래의 도 4에서 나타난 와류는 발생되지 않는다. 여기서, 성형 금형(320;420)의 구조에 대해서는 전술하기에 상세한 설명은 생략하기로 한다.
상기 요홈(132)은 화살표로 표시된 성형 수지의 흐름을 방해하지 않으며, 성형 수지가 흘러갈 수 있도록 공간이 확보된 것으로써, 와류의 발생을 억제하여 내부 기공을 포함하는 불완전 성형을 근본적으로 해결하고 있다.
본 발명은 요홈이 반도체 칩과 접착된 내부 리드의 중심 부분에 형성되어 있으며, 그 내부 리드 두께의 절반에 해당되는 것으로 한정적으로 설명되었지만, 이에 한정되지 않고 본 발명이 속하는 분야의 통상적인 지식을 갖은 자라면 용이하게 요홈의 형성 위치, 개수 또는 폭 등을 변형·실시할 수 있음은 자명하다.
본 발명은 성형 수지가 내부 리드의 요홈으로 통과됨으로써, 흐름의 방해를 받지 않기 때문에 와류를 억제되는 한편, 내부 기공을 포함하는 불완전 성형이 방지됨으로써, 실 소비자에게 완제품으로 공급되기 위해 실시되는 신뢰성 검사에 의한 발생되던 본딩 와이어들간의 전기적 고장 및 불완전 성형으로 인한 패키지의 기계적 강도의 저하를 미연에 방지할 수 있는 효과가 있다.
또한, 본 발명은 내부 리드의 요홈에 성형 수지가 충전됨으로써 내부 리드와 패키지 몸체간의 결합력을 증대시키는 효과가 있다.

Claims (9)

  1. 반도체 칩;
    요홈이 형성된 복수 개의 내부 리드들;
    상기 반도체 칩의 하부 면과 상기 요홈이 형성된 각 내부 리드들의 상부 면들을 접착하는 수단;
    상기 반도체 칩과 각기 대응된 내부 리드들을 각기 전기적 연결하는 수단;
    상기 반도체 칩, 내부 리드들, 접착하는 수단 및 전기적 연결하는 수단을 포함하는 전기적 연결 부분을 내재·봉지하는 패키지 몸체; 및
    상기 내부 리드들과 각기 일체로 형성되어 있으며, 상기 패키지 몸체에 대하여 돌출된 복수 개의 외부 리드들;
    을 포함하는 것을 특징으로 하는 반도체 칩 패키지.
  2. 제 1항에 있어서, 상기 요홈은 성형 수지에 의해 충전된 것을 특징으로 하는 반도체 칩 패키지.
  3. 제 1항에 있어서, 상기 요홈이 상기 반도체 칩과 접착된 상기 내부 리드 부분에 형성된 것을 특징으로 하는 반도체 칩 패키지.
  4. 제 3항에 있어서, 상기 요홈이 상기 반도체 칩의 하부 면과 접착된 상기 내부 리드의 중심 부분에 형성된 것을 특징으로 하는 반도체 칩 패키지.
  5. 제 3항에 있어서, 상기 요홈이 상기 내부 리드 두께의 절반인 것을 특징으로 하는 반도체 칩 패키지.
  6. 제 3항에 있어서, 상기 요홈은 상기 반도체 칩과 접착된 내부 리드 면적의 ⅓인 것을 특징으로 하는 반도체 칩 패키지.
  7. 제 3항 내지 제 6항의 어느 한 항에 있어서, 상기 요홈이 상기 반도체 칩의 하부 면과 접착된 상기 내부 리드 면적의 ⅓ 크기로써 중심 부분에 형성되어 있으며, 상기 내부 리드 두께의 절반인 것을 특징으로 하는 반도체 칩 패키지.
  8. 제 1항에 있어서, 상기 내부 리드는 상기 반도체 칩의 하부 면과 접착된 선단 부분이 라운딩된 것을 특징으로 하는 반도체 칩 패키지.
  9. 제 8항에 있어서, 상기 라운딩된 부분이 상기 요홈 크기의 ½인 것을 특징으로 하는 반도체 칩 패키지.
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