KR19980025551A - 저응력 반도체 칩 패키지 - Google Patents

Abstract

상면에 형성된 본딩 패드들을 갖는 반도체 칩; 상기 반도체 칩의 하면과 소정의 접착수단에 의해 접착되어 있는 다이패드; 상기 본딩 패드들에 대응하여 전기적으로 연결된 내부 리드들; 상기 내부 리드들과 일체형으로 형성되어 외부 단자들과 접속을 하기 위한 외부 리드들; 및 상기 반도체 칩, 상기 다이패드, 및 상기 내부 리드들이 내재봉지된 패키지 몸체를 포함하는 반도체 칩 패키지에 있어서, 상기 반도체 칩의 하면 네 모서리가 모따기된 형상을 갖는 것을 특징으로 하는 저응력 반도체 칩 패키지를 제공함으로써, 응력의 집중을 완화시켜 계면박리와 패키지 크랙의 발생을 방지하여 패키지의 신뢰성을 향상시키는 효과가 있다.

Description

저응력 반도체 칩 패키지

본 발명은 반도체 칩 패키지에 관한 것으로, 더욱 상세하게는 열응력이 반도체 칩의 모서리 부분에 집중되는 것을 방지하여 신뢰성을 향상된 반도체 칩 패키지의 구조에 관한 것이다.

최근 반도체 산업에 있어서, 반도체 소자를 외부 환경으로부터 보호하고 외부 단자와의 용이한 연결 및 반도체 소자의 동작에 대한 신뢰성을 확보하기 위하여 에폭시 성형 수지(EMC ; Epoxy Molding Compound)를 사용하여 봉지된 플라스틱 패키지가 주로 사용되고 있다.

도 1은 일반적인 반도체 칩 패키지의 일 실시예를 나타낸 단면도이다.

도 1을 참조하면, 일반적인 플라스틱 패키지(70)는 사각형상의 다이패드(74)상에 반도체 칩(72)이 실장되고, 상기 다이패드(74)의 주변에 소정의 간격으로 이격되어 있으며 일정간격으로 배열되어 있는 내부 리드(80)들의 일측과 상기 반도체 칩(72)의 상면에 형성되어 있는 본딩 패드(84)들이 금선(86)으로 연결되며, 상기 다이패드(74), 반도체 칩(72), 본딩 와이어(86), 내부 리드(80)들은 에폭시 성형 수지의 패키지 몸체(88)가 형성되며, 상기 패키지 몸체(88)의 외부로 노출되어 있는 외부 리드(82)들이 실장에 적합한 형상으로 절곡됨으로써 완성된다.

그리고나서, 이렇게 완성된 반도체 칩 패키지는 신뢰성을 확보하기 위하여 열적 검사 공정(temperature cycling; -65℃~150℃)과 소우크(soak)공정 및 적외선 리플로우(IR Reflow)공정 등과 같은 신뢰성 테스트 공정을 거치게 된다.

그러나 상기 패키지 몸체가 형성되는 성형 공정은 잔류 응력이 발생하지 않는 상태인 약 175℃에서 이루어지며, 성형이 끝난 반도체 칩 패키지는 다시 상온 상태(25℃)고 냉각되는데, 이때 온도변화에 따른 열팽창 계수 차는 반도체 칩 패키지의 휨을 발생시키고, 더불어 반도체 칩 패키지는 잔류 열응력을 내포하게 된다. 그리고, 열적 시험 공정이 진행될 때 에폭시 성형 수지와 리드 프레임, 접착제와 반도체 칩, 반도체 칩과 에폭시 성형 수지의 각 계면에서는 재료간의 열팽창계수 차이에 의한 계면 박리가 발생한다. 더욱이 소우크 공정(85℃,85%)에 의해 반도체 칩 패키지는 강제적으로 수분을 흡수하게 되며, 고온(약 240℃)의 적외선 리플로우 공정에서 반도체 칩 패키지 내에 존재하는 수분은 수증기압을 발생시킴으로써 전형적인 팝콘 크랙(popcorn crack)을 유발시키게 된다.

상기한 열응력으로 인한 패키지 크랙과 계면 박리의 발생을 감소시키기 위한 여러 방안들이 소개되어 있다. 그 일 실시예를 소개하면 다음과 같다.

도 2는 종래 기술에 따른 반도체 칩 패키지의 일 실시예에서 패키지 크랙과 계면박리가 일어난 상태를 나타낸 단면도이다.

도 2를 참조하면, 다이패드의 하면에 다수개의 딤플(dimple;76)이 형성되어 있어서, 에폭시 성형 수지재질의 패키지 몸체(88)와의 결합력을 증가시킴으로써 다이패드(74)와 패키지 몸체(88)의 사이의 계면에서의 박리현상을 방지할 수 있도록 하였다. 그러나, 반도체 칩(72)과 접착제(78)의 계면에는 틈(90)이 생겨있다. 그리고 다이패드(74)의 우측 모서리 부분에 균열(92)이 일어나 있다.

상기 소개한 일 실시예에서는 다이패드와 에폭시 성형 수지와의 계면 박리나 패키지 크랙을 감소시키기는 했으나, 반도체 칩과 접착제간의 계면, 그리고 다이패드의 모서리 부분에서 열응력의 집중으로 인한 패키지 크랙이 발생됨으로써, 반도체 칩 패키지의 신뢰성을 감소시킨다.

따라서 본 발명의 목적은 반도체 칩 측면의 모따기된 형상으로 인해 응력 집중이 완화되어 크랙을 방지하여 고신뢰성의 저응력 반도체 칩 패키지를 제공하는 데 있다.

도 1은 일반적인 반도체 칩 패키지의 일 실시예를 나타낸 단면도.

도 2는 종래 기술에 따른 반도체 칩 패키지의 일 실시예에서 패키지 크랙(package crack)과 계면박리(delamination)가 일어난 상태를 나타낸 단면도.

도 3은 본 발명에 따른 반도체 칩 패키지의 일 실시예를 나타낸 단면도.

도 4내지 도 7은 도 3의 반도체 칩 패키지에서 반도체 칩의 하면에 홈을 형성시키는 과정을 나타낸 공정도.

도면의 주요 부분에 대한 부호의 설명

10,70 : 반도체 칩 패키지12,72 : 반도체 칩

14,74 : 다이패드16,76 : 딤플(dimple)

18,78 : 접착제20,80 : 내부 리드

22,82 : 외부 리드24,84 : 본딩 패드

26,86 : 금선28,88 : 패키지 몸체

30 : 모서리부40 : 웨이퍼

42 : 포토 레지스트층44 : 마스크

46 : 스크라이브 라인48 : 홈

상기 목적을 달성하기 위한 본 발명에 따른 저응력 반도체 칩 패키지는 상면에 형성된 본딩 패드들을 갖는 반도체 칩; 상기 반도체 칩의 하면과 소정의 접착수단에 의해 접착되어 있는 다이패드; 상기 본딩 패드들에 대응하여 전기적으로 연결된 내부 리드들; 상기 내부 리드들과 일체형으로 형성되어 외부 단자들과 접속을 하기 위한 외부 리드들; 및 상기 반도체 칩, 상기 다이패드, 및 상기 내부 리드들이 내재봉지된 패키지 몸체를 포함하는 반도체 칩 패키지에 있어서, 상기 반도체 칩이 하면 네 모서리가 모따기된 형상을 갖는 것을 특징으로 한다.

이하 첨부 도면을 참조하여 본 발명에 따른 저응력 반도체 칩 패키지를 보다 상세하게 설명하고자 한다.

도 3은 본 발명에 따른 반도체 칩 패키지의 일 실시예를 나타낸 단면도이다.

도 3을 참조하면, 반도체 칩(12)이 다이패드(14)의 상면에 접착제(18)로 부착되어 있고, 다이패드(14)와 소정의 거리로 이격되어 있는 내부 리드(20)와 반도체 칩(12)의 상면에 형성되어 있는 본딩 패드(24)가 금선(26)으로 와이어 본딩되어 있으며, 외부 환경으로부터 반도체 칩(12)의 동작에 있어서 신뢰성을 확보하기 위하여 에폭시 성형 수지로 패키지 몸체(28)가 형성되어 있다. 이때 다이패드(14)에 부착된 반도체 칩(12)은 하면의 모서리부(30)가 모따기된 형상을 갖고 있다. 이러한 형상을 갖는 부분이 접착제(18) 부분 내에 있도록 부착되어 있다. 보통 응력이 모서리 부분에 집중되어 패키지 크랙을 유발시키나 이렇게 모서리부(30)가 모따기된 형상을 갖도록 함으로써 응력이 모서리 부분에 집중되는 것을 방지하고 응력을 분산시킬 수 있다. 이러한 응력 집중과 응력의 분산은 반도체 칩(12)과 다이패드(14)와의 계면 박리 현상의 발생을 방지할 수 있다. 반도체 칩(12)에서 하면의 모서리 부분을 모따기된 형상을 갖게 하는 것은 다음과 같은 공정으로 웨이퍼 상태에서 이루어질 수 있다.

도 4내지 도 7은 도 3의 반도체 칩 패키지에서 반도체 칩의 하면에 홈을 형성시키는 과정을 나타낸 공정도이다.

먼저 도 4에서와 같이 웨이퍼(40)의 하면에 포토 레지스트를 도포하여 포토 레지스트층(42)을 형성시킨다. 여기서 사용된 포토 레지스트는 일반적으로 웨이퍼 공정에서 사용되는 포토 레지스트가 사용될 수 있다. 웨이퍼(40)의 하면에 형성된 포토 레지스트층(42)의 상부에 도 5에서와 같이 노광용 마스크(44)를 덮는다. 이때 마스크(44)의 홈들은 스크라이브 라인(46)이 노출되도록 되어 있다. 이러한 상태에서 노광시킨다. 노광이 완료된 웨이퍼를 에칭하면 도 6에서 보여지듯이 스크라이브 라인(46)의 위치에 홈(48)이 형성된다. 이렇게 홈(48)이 형성된 상태에서 마스크(44)를 제거하고 포토 레지스트층(42)을 제거시키면 도 7에서와 같이 스크라이브 라인(46)에 홈(48)이 형성된 웨이퍼(40)를 얻을 수 있다. 그리고 웨이퍼 절단 공정을 거쳐 이루어진 각각의 반도체 칩은 하면 모서리에 모따기된 형상을 갖게 된다. 이와 같이 반도체 칩의 하면 모서리에 모따기된 형상을 갖게 하는 것은 웨이퍼 공정에서 용이하게 이루어질 수 있다.

따라서 본 발명에 의한 구조에 따르면, 응력의 집중을 완화시켜 계면박리와 패키지 크랙의 발생을 방지하여 패키지의 신뢰성을 향상시킬 수 있는 이점(利點)이 있다.

Claims (2)

1. 상면에 형성된 본딩 패드들을 갖는 반도체 칩;

   상기 반도체 칩의 하면과 소정의 접착수단에 의해 접착되어 있는 다이패드;

   상기 본딩 패드들에 대응하여 전기적으로 연결된 내부 리드들;

   상기 내부 리드들과 일체형으로 형성되어 외부 단자들과 접속을 하기 위한 외부 리드들; 및

   상기 반도체 칩, 상기 다이패드, 및 상기 내부 리드들이 내재봉지된 패키지 몸체를 포함하는 반도체 칩 패키지에 있어서,

   상기 반도체 칩의 하면 네 모서리가 모따기된 형상을 갖는 것을 특징으로 하는 저응력 반도체 칩 패키지.
2. 제 1항에 있어서, 상기 반도체 칩의 모서리의 모따기된 형상이 웨이퍼 공정에서 스크라이브 라인을 에칭하여 형성된 것을 특징으로 하는 저응력 반도체 칩 패키지.