KR19980023998A - 단일 명령 사이클에서의 A-sign(A) 식의 연산 - Google Patents

단일 명령 사이클에서의 A-sign(A) 식의 연산 Download PDF

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KR19980023998A
KR19980023998A KR1019970012512A KR19970012512A KR19980023998A KR 19980023998 A KR19980023998 A KR 19980023998A KR 1019970012512 A KR1019970012512 A KR 1019970012512A KR 19970012512 A KR19970012512 A KR 19970012512A KR 19980023998 A KR19980023998 A KR 19980023998A
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Abstract

A는 2의 보충 형태로 나타내진 부호화된 2진 정수이고, A가 0보다 클 때 sign(A)는 1이고, A가 0일 때 sign(A)는 0이고, A가 0보다 작을 때 sign(A)는 -1인 조건의 A-sign(A)는, A의 비트-컴플리멘팅과, A가 0보다 작을 때 (-1)의 비트-컴플리멘팅과, A가 0일 때,의 비트-컴플리멘팅과, A가 0보다 클 때, (+1)의 비트-컴플리멘팅에 의해서 연산된다. A에 대한 제로 검출은 (+0)으로부터의 제 1 자리올림-출력 비트와 (

Description

단일 명령 사이클에서의 A-sign(A) 식의 연산
본 발명은 컴퓨터 연산에 관한 것으로서, 보다 상세하게는 부호화된 이진 정수를 위한 A-sign(A) 식을 연산하기 위한 것이다.
동화상 전문군(MPEG) 표준은 압축 디지탈비디오를 위한 지배적인 표준으로써 나타났다. MPEG-1 표준은 초당 약 1.5 메가비트의 압축 비디오 비트-스트림율을 지정하고, 또한 초당 약 250 킬로비트의 압축 스테레오 오디오 비트-스트림율을 지정한다. 두번째 표준인 MPEG-2는 보다 높은 밴드폭 분포 미디어에 대한 압축율을 지정할 것이고, 또한 형식화 되어있는 프로세스내에 존재한다. MPEG 표준을 맞추려면, 비디오 및 오디오의 압축 및 감압 제품들은 MPEG 표준을 이행하기 위해 사용된 다양한 알고리즘을 신속하게 처리해야 한다.
MPEG 비디오 시그널 프로세싱에서, 기본 비디오 정보 프로세싱 장치는 일상적으로 4개의 8x8 발광 블록과 2개의 8x8색(chrominance) 블록으로 구성된 16x16 화소(pixel) 매트릭스를 가지는 매크로 블록이다. 발광 블록 또는 색 블록내의 각각의 화소는 부호화되지 않은 정수와 상응하는 출력을 가지고, 그럴경우에, 각각의 매크로 블록은 보다 큰 발광 또는 색 프레임의 부분이다.
MPEG 비디오 시그널 프로세싱은 블록내의 각각의 화소에 대한 A-sign(A) 식을 연산하기 위한 계산 도구를 포함하는데, 여기에서 A는 부호화된 이진 정수이고, A가 0보다 클 때 sign(A)는 1이고, A가 0일 때 sign(A)는 0이고, A가 0보다 작을 때 sign(A)는 -1이다.
도 1 은 A-sign(A)를 연산하기 위한 인지된 알고리즘(100)의 플로우차아트이다. 단계 102에서, 부호화된 이진 오퍼랜드 A가 얻어진다. 결정 단계 104는 A가 0인가를 테스트한다. A가 0이면, 상기 알고리즘은 A가 A-sign(A)를 제공하므로, 마지막 단계 112로 분기한다. A가 0이 아니면, 상기 알고리즘은 A가 -인가를 테스트하는 결정 단계 106로 분기한다. A가 -이면, 단계 108에서, A는 A+1을 얻도록 증분되고, (A+1)이 A-sign(A)를 제공하므로, 상기 알고리즘은 마지막 단계 112에서 종료한다. 결정 단계 106으로 되돌아가서, A가 -가 아니면(그러므로, A가 0이 아니므로 0보다 크다), 그리고 나서, 단계 110에서, A는 A-1을 얻도록 감산되고, (A-1)은 A-sign(A)를 제공하므로, 상기 알고리즘은 마지막 단계 112에서 종료한다. 알고리즘(100)에 대한 종래방식의 변동은 명백하다. 예를들면, A는 A가 0인가를 테스트하기 전에 A가 -인가를 위해 테스트될 수 있다. 알고리즘(100)과 관련 변동을 이행하기가 간단할지라도, 통상적으로 다수의 명령 사이클이 필요하다.
더욱이, 결정 단계 104에서의 제로 검출을 제공하는 것은 방대한 양의 칩 영역과 또는 종래 방식을 사용하는 다수의 명령 사이클이 요구될 수도 있다. 예를들면, n-비트 오퍼랜드의 제로 검출은 인버터에 연결된 n-비트 OR 게이트에 의해서 제공될 수 있다. 오퍼랜드가 0으로 구성될 때만, OR 게이트는 0을 출력하는데, 인버터가 1로 변환한다.
이러한 방식의 결점은, 칩 영역이 증가되는 OR 게이트의 논리 입력수의 증가와, 오퍼랜드의 각 비트를 논리합함에 의한 시간 지연이 있다는 것이다. 이진 오퍼랜드의 제로 검출에 대한 또 다른 인지된 기술은 오퍼랜드를 연속으로 우측-시프트하고, 시프트된 비트 1을 한 번에 검색하는 것이다. 1의 시프트된 비트가 검출되자 마자, 오퍼랜드는 0이 아니어야 하고, 반면에 모든 시프트된 비트가 0이면, 그리고 나서, 오퍼랜드는 0이 되어야 한다. 이러한 방식의 결점은 우측 시프트 연산으로 비교적 시간을 낭비하게 되고, 특히 단일 명령 사이클에서의 이행이 어렵다는 것이다.
따라서 신속하고 효율적인 방식으로 A-sign(A)를 연산하는 방법이 필요하다.
본 발명의 목적은 A-sign(A)의 신속하고 효율적인 연산을 제공하는 데에 있다. 본 발명의 우선 양상에 따라서, A-sign(A)는 단일 명령 사이클에서 범용 컴퓨터로 연산된다.
본 발명은 A-sign(A)를 연산하기 위한 회로의 연산 방법을 포함한다. 상기 방법의 한 실시예는를 얻기 위한 A의 비트-컴플리멘팅(complementing)과, A가 0보다 작을 때, A-sign(A)를 얻기 위한 (-1)의 비트-컴플리멘팅과, A가 0일 때, A-sign(A)를 얻기 위한의 비트-컴플리멘팅과, A가 0보다 클 때, A-sign(A)를 얻기 위한 (+1)의 비트-컴플리멘팅을 포함한다. 바람직하게는, 상기 방법은 A가 0보다 작을 때, 상수 C를 -1로 설정하고, (-1)의 합산 출력을 선택하고, A가 0일 때, 상수 C를 0으로 설정하고,의 합산 출력을 선택하고, A가 0보다 클 때, 상수 C를 0으로 설정하고 (+1)의 합산+1 출력을 선택하는 방법을 포함한다. 상수 C를 설정하는 것은, A가 + 또는 -인가를 표시하는 A의 사인 비트에 대한 응답으로 설정하는 것이고, 상기 선택은 A의 사인 비트와 A가 0인지 0이 아닌지를 표시하는 제로 검출 플래그에 대한 응답으로 선택하는 것이다. 더욱이, A의 제로 검출은 (+0)으로부터의 제 1 자리올림-출력 비트와 (+1)로부터의 제 2 자리올림-출력 비트가 다른 논리값을 가지는 가를 결정함에 의해서 제공될 수 있다.
본 발명은 또한 A-sign(A)를 연산하기 위한 장치를 포함한다. 한 실시예에서, 상기 장치는 제 1 및 제 2 인버터 회로와, 데이터 셀렉터 회로와, 가산 회로 및 결합으로된 멀티플렉서를 포함한다. 제 1 인버터 회로는 A의 비트-컴플리멘트를 가산 회로의 제 1 오퍼랜드 입력에 제공한다. 데이터 셀렉터 회로는 A가 0보다 작을 때, 상수 C를 -1로 설정하고, A가 0보다 크거나 또는 0일 때, 상수 C를 0으로 설정하고, 상수 C를 가산 회로의 제 2 오퍼랜드 입력에 제공한다. 가산 회로는 A가 0보다 작을 때, 합산 출력에서 (-1)을 연산하고, A가 0일 때, 합산 출력에서 (+0)을 연산하고, A가 0보다 클 때, 합산+1 출력에서 (+1)을 연산한다. 멀티플렉서는 A가 0보다 작거나 0일 때, 합산 출력을 선택하고, A가 0보다 클 때, 합산+1 출력을 선택한다. 마지막으로, 제 2 인버터 회로는 멀티플렉서 출력의 비트-컴플리멘트를 제공한다. 바람직하게, 가산 회로는 합산 출력으로부터의 제 1 자리올림-출력 비트와 합산+1 출력으로부터의 제 2 자리올림-출력 비트를 발생하고, 제로 검출 회로는 상기 제 1 및 제 2 자리올림-출력 비트가 다른 논리값을 가지는 가를 결정함에 의해서 A가 0인가 아닌가를 결정한다.
도 1 은 A-sign(A)를 연산하기 위한 인지된 알고리즘의 플로우차아트.
도 2 는 본 발명의 한 실시예에 따른 A-sign(A)를 연산하기 위한 알고리즘의 플로우차아트.
도 3 은 본 발명의 한 실시예에 따른 A-sign(A)를 연산하기 위한 논리 회로의 블록 다이어그램.
도 4 는 본 발명의 다른 실시예에 따른 A-sign(A)를 연산하기 위한 논리 회로의 블록 다이어그램.
도 5 는 도 4 의 논리 회로에서 사용하기에 적합한 합산+1 가산기의 블록 다이어그램.
도 6 은 본 발명의 다른 실시예에 따른 A-sign(A)를 연산하기 위한 논리 회로의 블록 다이어그램.
* 도면의 주요 부분에 대한 부호의 설명 *
300,400,600...논리회로
302,310,402,404,406,408,422,424,426,428,602...인버터 회로
304...데이터 셀렉터 회로 306...가산 회로
308,420...멀티플렉서 312...제로 검출 회로
314...제어 회로 410,412,414,416...반가산기
418,618...가산기 430,630...OR(논리합) 게이트
432...배타적-OR 게이트 502,504,506,508...전파 발생(PG)부
510...제 1 올림수(Carry) 체인 512...제 2 올림수(Carry) 체인
514,516...합산 제너레이터
본 발명의 상기 목적 및 다른 목적과 특징 및 장점은 이하 바람직한 실시예에서 상세한 설명의 재검토로 부터 보다 상세하고 쉽고 명백하게 될 것이다.
본 발명은를 얻기 위한 A의 비트-컴플리멘팅과, A가 0보다 작을 때, A-sign(A)를 얻기 위한 (-1)의 비트-컴플리멘팅과, A가 0일 때, A-sign(A)를 얻기 위한의 비트-컴플리멘팅과, A가 0보다 클 때, A-sign(A)를 얻기 위한 (+1)의 비트-컴플리멘팅에 의해서 단일 명령 사이클에서의 A-sign(A)를 연산한다.
여기에서 사용된 바와같이, A는 2의 보충(complement) 형태로 나타내진 부호화된 2진 정수이다. 상기에서 언급된 바와같이, A가 0보다 클 때, sign(A)는 1이고, A가 0일 때, sign(A)는 0이고, A가 0보다 작을 때, sign(A)는 -1이다. A가 + (0을 포함) 또는 -인가의 결정은 그의 최상위 비트(MSB)의 검색으로 수행된다. + A에 대한 MSB = 0이고, 반면에 -A에 대한 MSB = 1이다. 비트-컴플리멘팅은 1의 컴플리멘트(complement) 연산이다. 예를들면,는 A의 비트-컴플리멘트를 지정한다. 결론적으로, 증분은 1에 의한 증가에 관여한다.
본 발명은 이하에 기재하는 몇몇 수학식을 고려함에 의해서 가장 잘 이해될 것이다. 2의 컴플리멘트 표시에서, - 정수는 그 수의 1의 컴플리멘트를 구함에 의해서 제공되고 그리고 나서 증분된다. 즉,
-A =+ 1 (1)
= -A - 1 (2)
A가 0보다 작을 때, 이하의 A-sign(A)에 대한 대수 조작을 참조한다.
A - sign(A) = A -(-1) (3)
A - sign(A) = A + 2 - 1 (4)
A - sign(A) = -(-A - 2) - 1 (5)
A - sign(A) =(6)
A - sign(A) =(7)
A - sign(A) =(8)
A가 0일 때, 이하의 A-sign(A)에 대한 대수 조작을 참조한다.
A - sign(A) = A -(0) (9)
A - sign(A) = A (10)
A - sign(A) =(11)
A가 0보다 클 때, 이하의 A-sign(A)에 대한 대수 조작을 참조한다.
A - sign(A) = A -(1) (12)
A - sign(A) = A - 1 (13)
A - sign(A) = -(-A)-1 (14)
A - sign(A) =(15)
A - sign(A) =(16)
A - sign(A) =(17)
제 (8) 식에 따라서, A가 0보다 작을 때, A-sign(A)는 (-1)을 비트-컴플리멘팅함에 의해서 제공된다. 제 (11) 식에 따라서, A가 0일 때, A-sign(A)는를 비트-컴플리멘팅함에 의해서 제공된다. 제 (17) 식에 따라서, A가 0보다 클 때, A-sign(A)는 (+1)을 비트-컴플리멘팅함에 의해서 제공된다.
도 2 는 본 발명의 한 실시예에 따른 A-sign(A)를 연산하기 위한 알고리즘(200)의 플로우차아트이다. 단계 202에서, 부호화된 2진 오퍼랜드 A가 얻어진다. 결정단계 204는 A가 -인가를 테스트한다. A가 -이면, 단계 206에서, A는 비트-컴플리멘트되고, 단계 208에서-1의 차가 연산되고, 단계 210에서,-1의 차는 그 결과를 제공하도록 비트-컴플리멘트되고, 마지막 단계 222에서 상기 알고리즘은 종료한다. 결정 단계 204로 되돌아가서, A가 -가 아니면, 단계 212에서 A는 비트-컴플리멘트되고, 결정 단계 214는 A가 0인가를 테스트한다. A가 0이면 단계 216에서는 그 결과를 제공하도록 비트-컴플리멘트되고, 마지막 단계 222에서 상기 알고리즘은 종료한다. 결정 단계 214로 되돌아가서, A가 0이 아니면(A 또한 -가 아니므로 0보다 크다), 그리고 나서, 단계 218에서+1의 합산이 연산되고, 단계 220에서+1의 합산은 그 결과를 제공하도록 비트-컴플리멘트되고, 마지막 단계 222에서 상기 알고리즘은 종료한다.
알고리즘(200)에 대한 변동은 명백하다. 예를들면, A는 A의 사인 비트(또는 컴플리멘트된 사인 비트)가 검색되기 전에 비트-컴플리멘트될 수 있다. 각각의 A값에 대하여,,및의 식은 A가 0보다 작거나, 0이거나, 0보다 큰가에 따라 각각 선택된 적절한 식으로 연산될 수 있다(요구되면 동시에). 마찬가지로 적절한 식이 연산되기 전에, A는 0보다 작거나, 0이거나, 0보다 큰가가 테스트될 수 있다.
A의 제로 검출은 A의 비트-컴플리멘팅과, A의 비트-컴플리멘트를 증분함에 의해서 발생되는 MSB 위치로부터의 자리올림-출력 비트를 검색함에 의해서 수행될 수 있다. 자리올림-출력 비트는, A의 비트-컴플리멘트가 1의 스트링일 때만 1이고 그렇지 않으면 자리올림-출력 비트는 0이다. 더욱이, A의 비트-컴플리멘트는 A가 0의 스트링일 때만 1의 스트링이다. 그러므로, A의 비트-컴플리멘트를 증분함에 의해서 발생되는 자리올림-출력 비트는 A가 0일 때만 1이다. 유사한 방식으로, A의 제로검출은 A를 감소함에 의해서 수행되고, 또한 A-1을 증분함에 의해서 발생되는 자리올림-출력 비트를 검색함에 의해서 수행될 수 있다.
A의 제로 검출은 또한+0의 합산의 MSB 위치로부터의 제 1 자리올림-출력 비트를 발생하고,+1의 합산의 MSB 위치로부터의 제 2 자리올림-출력 비트를 발생하고, 또한 상기 제 1 및 제 2 자리올림-출력 비트가 다른 논리값을 가지는 가를 결정함에 의해서 수행될 수 있다. A가 0일 때, 제 1 차 합산은 1의 스트링이고, 제 2 차 합산은 0의 스트링이고, 제 1 및 제 2 자리올림-출력 비트는 다른 논리값을 가질 것이다. 마찬가지로, A가 0이 아닐 때, 제 1 및 제 2 자리올림-출력 비트는 동일한 논리값을 가질 것이다. 장점으로, 제 1 및 제 2 자리올림-출력 비트는 신속한 제로 검출을 제공하도록 동시에 발생될 수 있다. 더욱이, 제 1 및 제 2 자리올림-출력 비트는 실제로 그 수 들을 합산하지 않고(또는 그전에), 예를들면 PG 제너레이터 부 및 올림수 체인의 사용에 의해서, 발생될 수 있다.
따라서, A가 0의 n-비트 스트링이면,+0은 MSB 위치로부터 0의 제 1 자리올림-출력 비트를 발생하는 1의 n-비트 스트링이고,+1은 MSB 위치로부터 1의 제 2 자리올림-출력 비트를 발생하는 0의 n-비트 스트링이다. 따라서, 제 1 및 제 2 자리올림-출력 비트는 A가 0이므로 다른 논리값을 가진다.
주목할 것은,+0 및+1의 합산은 A-sign(A)의 연산과 A가 0인지 아닌지를 결정하는 데에 사용될 수 있다는 데에 있다.
제로 검출에 관한 보다 상세한 사항은 참조로 인용된 R.Wong 에 의한 이진 합산을 위한 제로 검출 의 명칭으로 1996.6.5일자로 출원된 미합중국 특허출원 제 08/658,454호에 설명되어 있다.
오버플로우에 관하여, A가 n-비트 수이면, A-sign(A)는 n-비트 결과이고, 그리고나서, 오버플로우는 발생하지 않는다. 즉, A-sign(A)는 결코 A의 절대값을 증가하지 않는다. 알고리즘(200)에 따른 A가 0보다 작은 A-sign(A)의 연산의 다양한 예를 이하의 표 1에 나타낸다. 실예로, A는 4-비트 오퍼랜드이고, A-sign(A)는 4-비트 결과이다.
A가 0보다 작을 때의 A-sign(A)의 연산.
오퍼랜드A(십진수) - 1(+(-1)) [A - sign(A)]
1000(십진수 -8) 1000↓0111 0111+ 11111 0110 0110↓1001(십진수 -7)
1010(십진수 -6) 1010↓0101 0101+ 11111 0100 0100↓1011(십진수 -5)
1101(십진수 -3) 1101↓0010 0010+ 11111 0001 0001↓1110(십진수 -2)
1111(십진수 -1) 1111↓0000 0000+ 11110 1111 1111↓0000(십진수 0)
알고리즘(200)에 따른, A가 0인 A-sign(A)의 연산의 하나의 예를 이하 표 2에 나타낸다. 실예로, A는 4-비트 오퍼랜드이고, A-sign(A)는 4-비트 결과이다.
A가 0보다 작은 A-sign(A)의 연산.
오퍼랜드A (십진수) [A - sign(A)]
0000(십진수 0) 0000↓1111 1111↓0000(십진수 0)
알고리즘(200)에 따른, A가 0보다 큰 A-sign(A)의 연산의 다양한 예를 이하 표 3에 나타낸다. 실예로, A는 4-비트 오퍼랜드이고, A-sign(A)는 4-비트 결과이다.
A가 0보다 큰 A-sign(A)의 연산.
오퍼랜드A(십진수) + 1 [A - sign(A)]
0111(십진수 7) 0111↓1000 1000+ 00010 1001 0110↓1001(십진수 6)
0110(십진수 6) 0110↓1001 1001+ 00010 1010 1010↓0101(십진수 5)
0011(십진수 3) 0011↓1100 1100+ 00010 1101 1101↓0010(십진수 2)
0001(십진수 1) 0001↓1110 1110+ 00010 1111 1111↓0000(십진수 0)
도 3 은, 본 발명의 한 실시예에 따른 A-sign(A)의 연산을 위한 논리회로(300)의 블록 다이어그램이다. 인버터 회로(302)는 A에 연결되는 오퍼랜드 입력을 포함하고, 출력에서를 발생한다. 데이터 셀렉터 회로(304)는 A의 사인 비트에 연결되는 입력을 포함하고, 그의 출력에서, A가 0보다 크거나 0일 때, 0으로 설정된 상수 C를 발생하고, A가 0보다 작을 때, -1로 설정된 상수 C를 발생한다. 가산 회로(306)는를 수신하기 위한 제 1 오퍼랜드 입력과, 상수 C를 수신하기 위한 제 2 오퍼랜드 입력을 포함한다. 가산 회로(306)는 합산 출력에서+C를 발생하고, 합산+1 출력에서,+C+1을 발생한다. 따라서, 합산 출력은 A가 0보다 작을 때,-1을 제공하고, A가 0보다 크거나 또는 0일 때,를 제공한다. 마찬가지로, 합산+1 출력은 A가 0보다 작을 때,를 제공하고, A가 0보다 크거나 또는 0일 때,+1을 제공한다. 멀티플렉서(308)는 제 1 및 제 2 오퍼랜드 입력에서, 합산 출력 및 합산+1 출력을 수신하고, 제어 입력에 대한 응답으로 합산 및 합산+1 출력을 선택한다. 인버터 회로(310)는 멀티플렉서(308)의 출력에 연결되는 오퍼랜드 입력을 포함하고, 멀티플렉서(308)의 출력의 비트-컴플리멘트를 출력한다. 제로 검출 회로(312)는 A가 0 또는 0이 아닌가를 결정하고, 제어 회로(314)는 제로 검출 회로(312)와 A의 사인 비트에 대한 응답으로 멀티플렉서(308)를 제어한다. 제어 회로(314)는 A의 사인 비트가 A는 -임을 표시하거나 또는 제로 검출 회로(312)가 A는 0임을 표시할 때, 멀티플렉서(308)가 합산 출력을 선택하도록 하고, 그렇지 않으면, A의 사인 비트가 A는 -가 아님을 표시하고 제로 검출 회로(312)가 A는 0이 아님을 표시할 때(그에 의해서 A가 0보다 큼을 표시할 때), 멀티플렉서(308)가 합산+1 출력을 선택하도록 한다. 이러한 방식으로, 인버터 회로(310)는 A가 0보다 작을 때,을 출력하고, A가 0일 때,를 출력하고, A가 0보다 클 때,을 출력한다.
요구되면, 선택적으로, 제로 검출 회로(312)는, A를 직접 검색하는 대신에, 가산 회로(306)의 합산 및 합산+1 출력의 MSB 위치로부터의 자리올림-출력 비트들을 검색하도록 수정될 수 있다.
도 4 는 본 발명의 다른 실시예에 따른 A-sign(A)를 연산하기 위한 논리회로(400)의 블록 다이어그램이다. 논리 회로(400)는 비트 A3,A2,A1및 A0로 구성되는 4-비트 오퍼랜드 A를 수신하고, 비트 R3,R2,R1및 R0로 구성되는 4-비트 결과를 연산한다. 비트 A3및 R3는 MSB들이다. 비트 A3는 인버터(402)에 적용되고, 비트 A2는 인버터(404)에 적용되고, 비트 A1는 인버터(406)에 적용되고, 비트 A0는 인버터(408)에 적용된다. 인버터(402, 404, 406 및 408)는 비트 3, 2, 1및 0를 각각 발생한다. 비트 3는 반 가산기(410)의 제 1 오퍼랜드 입력에 적용되고, 비트 2는 반 가산기(412)의 제 1 오퍼랜드 입력에 적용되고, 비트 1는 반 가산기(414)의 제 1 오퍼랜드 입력에 적용되고, 비트 0는 반 가산기(416)의 제 1 오퍼랜드 입력에 적용된다. 더욱이, 비트 A3는 반 가산기(410, 412, 414 및 416)의 제 2 오퍼랜드 입력에 적용되고, 그에 의해서, A가 +일 때, 0의 상수 C를 제공하고, A가 -일 때, -1의 상수 C를 제공한다.
반 가산기(410, 412, 414 및 416)의 출력은 합산 및 합산+1 가산기(418)의 오퍼랜드 입력에 적용된다. 특히, 반 가산기(410)의 합산 비트 SA와 반 가산기(412)의 자리 올림-출력 비트 CB는 가산기(418)의 단계 3에 적용되고, 반 가산기(412)의 합산 비트 SB와 반 가산기(414)의 자리 올림-출력 비트 CC는 가산기(418)의 단계 2에 적용되고, 반 가산기(414)의 합산 비트 SC와 반 가산기(416)의 자리 올림-출력 비트 CD는 가산기(418)의 단계 1에 적용되고, 반 가산기(416)의 합산 비트 SD와 0은 가산기(418)의 단계 0에 적용된다. 따라서, 가산기(418)는 비트 S3,S2,S1및 S0로 구성되는 합산 출력을 발생하고, 비트 S+13,S+12,S+11,S+10으로 구성되는 합산+1 출력을 발생한다. 가산기(418)는 또한 합산 출력의 단계 3으로부터의 제 1 자리올림-출력 비트 COUT1를발생하고, 합산+1 출력의 단계 3으로부터의 제 2 자리올림-출력 비트 COUT2를 발생한다.
합산 출력 및 합산+1 출력은 2:1 멀티플렉서(420)의 제 1 및 제 2 오퍼랜드 입력에 적용되고, 선택 시그널 SEL은 멀티플렉서(420)의 제어 입력에 적용된다. 멀티플렉서(420)는 시그널 SEL이 1일 때, 그의 제 1 입력을 선택하고, 합산 출력을 출력하고, 멀티플렉서(420)는 시그널 SEL이 0일 때, 그의 제 2 입력을 선택하고, 합산+1 출력을 출력한다. 멀티플렉서(420)는 비트 M3,M2,M1및 M0를 출력한다. 비트 M3는 인버터(422)에 적용되고, 비트 M2는 인버터(424)에 적용되고, 비트 M1은 인버터(426)에 적용되고, 비트 M0은 인버터(428)에 적용된다. 인버터(422, 424, 426 및 428)는 비트 R3,R2,R1및 R0를 각각 발생한다. OR 게이트(430)는 A가 -를 표시하고, 비트 A3이 1일 때, 시그널 SEL을 1로 발생한다. OR 게이트(430)는 또한 비트 A3가 0이고 배타적 OR 게이트(432)가 1을 발생하고, A가 0을 표시하고로부터의 제 1 자리올림-출력 비트 COUT1과+1로부터의 제 2 자리올림-출력 비트 COUT2가 다른 논리값을 가질 때, 시그널 SEL을 1로 발생한다. 마지막으로, OR 게이트(430)는 비트 A3가 0이고, 배타적 OR 게이트(432)가 0을 발생하고, A가 0보다 크다고 표시될 때만, 시그널 SEL을 0으로 발생한다.
따라서, A가 0보다 작을 때, 비트 A3은 1이고, 가산기(418)는 합산 출력에서-1을 발생하고, 시그널 SEL은 1이고, 멀티플렉서(420)는 합산 출력을 선택하고, 인버터(422 내지 428)는-1을 비트-컴플리멘트하고 그 결과는이다. A가 0일 때, 비트 A3는 0이고, 가산기(418)는 합산 출력에서를 발생하고, 시그널 SEL은 1이고, 멀티플렉서(420)는 합산 출력을 선택하고, 인버터(422 내지 428)는를 비트-컴플리멘트하고, 그 결과는이다. A가 0보다 클 때, 비트 A3은 0이고, 가산기(418)는 합산+1 출력에서+1을 발생하고, 시그널 SEL은 0이고, 멀티플렉서(420)는 합산+1 출력을 선택하고, 인버터(422 내지 428)는+1을 비트-컴플리멘트하고, 그 결과는이다.
도 5 는 가산기(418)에 대한 이행을 나타낸다. 이러한 이행에서, 합산 출력은 명령 사이클의 기본 단계 시간내에 신속한 가산을 수행하는 올림수 예견 가산기에 의해서 제공된다. 전파발생(PG)부(502, 504, 506 및 508)는 비트 SA및 CB,SB및 CC,SC및 CD,SD및 0을 각각 수신하고, 전파 및 발생 시그널 P3및 G3,P2및 G2,P1및 G1,P0및 G0를 각각 제공한다. 전파 및 발생 시그널은 제 1 올림수 체인(510) 및 제 2 올림수 체인(512)의 각각의 단계에 제공된다. 제 1 올림수 체인(510)은 그의 최하위 자리올림-입력 비트 CIN1으로서 0을 수신하고, 자리올림-출력 비트C3,C2,C1및 C0를 발생한다. 제 2 올림수 체인(512)은 최하위 자리올림-입력 비트 CIN2로서 1을 수신하고, 자리올림-출력 비트 C+13,C+12,C+1I및 C+10를 발생한다. 자리올림-출력 비트 C3은 제 1 자리올림-출력 비트 COUT1을 제공하고, 자리올림-출력 비트 C+13은 제 2 자리올림-출력 비트 COUT2를 제공한다. 장점으로, 제 1 및 제 2 자리올림-출력 비트 COUT1및 COUT2는 동시에 발생된다. 더욱이, 합산 제너레이터(514)는 단계 3에서 비트 SA,CB,및 C2를 수신하고, 단계 2에서, 비트 SB,CC,및 C1을 수신하고, 단계 1에서, 비트 SC,CD및C0를 수신하고, 단계 0에서 한 쌍의 0을 수신한다. 결과적으로, 합산 제너레이터(514)는 합산 비트 S3,S2,S1및 S0를 발생한다. 마찬가지로, 합산 제너레이터(516)는 단계 3에서 비트 SA,CB,및 C+12를 수신하고, 단계 2에서, 비트 SB,CC,및 C+11을 수신하고, 단계 1에서, 비트 SC,CD및C+10를 수신하고, 단계 0에서 한 쌍의 0을 수신한다. 결과적으로, 합산 제너레이터(516)는 합산 비트 S+13,S+12,S+11및 S+10을 발생한다. 합산 제너레이터(514 및 516)의 각 단계는, 예를들면, 합산되도록 상기 비트를 수신하는 제 1 배타적 OR 게이트의 입력과 제 2 배타적 OR 게이트의 제 2 입력과, 제 2 배타적 OR 게이트의 제 1 입력에 연결되는 제 1 배타적 OR 게이트의 출력과, 합산 비트를 제공하는 제 2 배타적 OR 게이트의 출력을 가지는 제 1 및 제 2 의 두 개 입력의 배타적 OR 게이트(도시안됨)를 포함할 수 있다. 적합한 PG 부, 올림수 체인 및 합산 제너레이터는 그 기술이 잘 알려져 있다.
도 6 은 본 발명의 다른 실시예에 따른 A-sign(A)를 연산하기 위한 논리회로(600)의 블록 다이어그램이다. 논리회로(600)는 논리회로(400)의 단순화된 버전이다. 논리회로(600)의 회로 소자(인버터(602), 가산기(618), OR 게이트(630) 등)들은 논리회로(400)의 회로 소자(인버터(402), 가산기(418), OR 게이트(430)등)들과 상응하고, 연관된 부분은 반복될 필요가 없다. 그러나, 논리회로(600)는 반가산기(410 내지 416)와 배타적 OR 게이트(432)에 상응하는 어떤 회로 소자도 포함하지 않는다. 대신에 비트 3및 A3은 가산기(618)의 단계 3에 적용되고, 비트 2와 A3은 가산기(618)의 단계 2에 적용되고, 비트 1과 A3은 가산기(618)의 단계 1에 적용되고, 비트 0와 A3은 가산기(618)의 단계 0에 적용된다. 따라서, A는 가산기(618)의 제 1 오퍼랜드 입력에 적용되고, A가 +일 때, 0이고 A가 -일 때, -1인 상수 C는 가산기(618)의 제 2 오퍼랜드 입력에 적용된다. 결과적으로, 가산기(618)(가산기(418) 처럼)는 A가 0보다 작을 때, 합산 출력에서-1을 발생하고, A가 0일 때, 합산 출력에서를 발생하고, A가 0보다 클 때, 합산+1 출력에서+1을 발생한다. 더욱이, 제 1 자리올림-출력 비트 COUT1은 A가 0일 때, 항상 0이므로, 제 2 자리올림-출력 비트 COUT2는 OR 게이트(630)에 직접 연결된다.
논리회로(400)가 논리회로(600)보다 더 많은 회로 소자를 가지더라도, 논리 회로(400)는 다른 sign 3 연산을 수용하도록 보다 용이하게 적용될 수 있다.
본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 이하의 특허청구의 범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다. 범용 컴퓨터 또는 프로세서는 단일 명령 사이클 (우선될 때) 또는 복합 명령 사이클에서 본 발명을 실행할 수 있다. 본 발명은 다수의 데이터 프로세싱 응용에 매우 적합하게 되어있다. 이하 특허 청구범위내에 설명된 바와같이 본 발명의 범위 및 원리를 벗어나지 않고 본 명세서에 설명된 것에 기초를 두고 여기에 개재된 실시예의 변동과 수정이 가능하다.
본 발명은 A-sign(A) 식이 단일 명령 사이클에서 범용 컴퓨터에 의해서 연산되며, 신속하고 효율적인 방법으로 A-sign(A)를 연산하는 것이 가능하다.

Claims (28)

  1. A는 2의 보충 형태로 나타내진 부호화된 2진 정수이고, A가 0보다 클 때 sign(A)는 1이고, A가 0일 때, sign(A)는 0이고, A가 0보다 작을 때, sign(A)는 -1인 조건의 A-sign(A) 식을 계산하기 위한 회로의 연산방법에 있어서,
    를 얻기 위한 A의 비트-컴플리멘팅과;
    A가 0보다 작을 때 A-sign(A)를 얻기 위한 (-1)의 비트-컴플리멘팅과;
    A가 0일 때, A-sign(A)를 얻기 위한 ()의 비트-컴플리멘팅과;
    A가 0보다 클 때, A-sign(A)를 얻기 위한 (+1)의 비트-컴플리멘팅을 구비하는 것을 특징으로 하는 A-sign(A) 식을 계산하기 위한 회로의 연산방법.
  2. 제 1 항에 있어서,
    A가 0보다 작을 때, 합산 출력으로부터의 (-1)을 선택하고, A가 0일 때, 합산 출력으로부터를 선택하고, A가 0보다 클 때, 합산+1로부터 (+1)을 선택하는 단계를 포함하는 것을 특징으로 하는 A-sign(A) 식을 계산하기 위한 회로의 연산방법.
  3. 제 1 항에 있어서,
    A가 0보다 클 때,를 증분하고, 그리고 나서, (+1)을 비트-컴플리멘팅하는 것을 특징으로 하는 A-sign(A) 식을 계산하기 위한 회로의 연산방법.
  4. 제 1 항에 있어서,
    단일 명령 사이클에서 수행되는 것을 특징으로 하는 A-sign(A) 식을 계산하기 위한 회로의 연산방법.
  5. 제 4 항의 방법을 실행하기 위한 프로세서.
  6. A는 2의 보충 형태로 나타내진 부호화된 2진 정수이고, A가 0보다 클 때, sign(A)는 1이고, A가 0일 때, sign(A)는 0이고, A가 0보다 작을 때, sign(A)는 -1인 조건의 A-sign(A) 식을 계산하기 위한 회로의 연산방법에 있어서,
    를 얻기 위한 A의 비트-컴플리멘팅과;
    A가 0보다 작을 때, (-1)을 연산하고, 그리고 나서, A-sign(A)를 얻기 위한 (-1)의 비트-컴플리멘팅과;
    A가 0일 때, A-sign(A)를 얻기 위한의 비트-컴플리멘팅과;
    A가 0보다 클 때, (+1)을 연산하고, 그리고나서, A-sign(A)를 얻기 위한 (+1)의 비트-컴플리멘팅을 구비하는 것을 특징으로 하는 A-sign(A) 식을 계산하기 위한 회로의 연산방법.
  7. 제 6 항에 있어서,
    A가 0보다 작을 때, 상수 C를 -1로 설정하고 (-1)을 제공하도록 가산 회로의 합산 출력을 선택하고, A가 0일 때, 상수 C를 0으로 설정하고,를 제공하도록 가산 회로의 합산 출력을 선택하고, A가 0보다 클 때, 상수 C를 0으로 설정하고, (+1)을 제공하도록 가산 회로의 합산+1 출력을 선택하는 단계를 포함하는 것을 특징으로 하는 A-sign(A) 식을 계산하기 위한 회로의 연산방법.
  8. 제 7 항에 있어서,
    상수 C를 설정하는 것은 A가 + 또는 - 인가를 표시하는 A의 사인 비트에 대한 응답이고, 합산 출력 또는 합산+1 출력을 선택하는 것은 A의 사인 비트와, A가 0인가 0이 아닌 가를 표시하는 제로 검출 플래그에 대한 응답인 것을 특징으로 하는 A-sign(A) 식을 계산하기 위한 회로의 연산방법.
  9. 제 6 항에 있어서,
    (+0)으로부터의 제 1 자리올림-출력 비트와, (+1)로부터의 제 2 자리올림-출력 비트가 다른 논리값을 가질 때, 제로 검출 플래그를 참으로 설정하고, 상기 제 1 및 제 2 자리올림-출력 비트가 동일한 논리값을 가질 때, 제로 검출 플래그를 거짓으로 설정하는 단계를 포함하는 것을 특징으로 하는 A-sign(A) 식을 계산하기 위한 회로의 연산방법.
  10. 제 9 항에 있어서,
    상기 제 1 및 제 2 자리올림-출력 비트가 동시에 발생되는 것을 특징으로 하는 A-sign(A) 식을 계산하기 위한 회로의 연산방법.
  11. 제 6 항에 있어서,
    (-1)의 연산과 (+1)의 연산은를 가산 회로의 오퍼랜드 입력에 적용하는 것을 특징으로 하는 A-sign(A) 식을 계산하기 위한 회로의 연산방법.
  12. 제 7 항에 있어서,
    (-1)의 연산과 (+1)의 연산은및 상수 C를 가산 회로의 제 1 및 제 2 오퍼랜드 입력에 적용하는 것을 특징으로 하는 A-sign(A) 식을 계산하기 위한 회로의 연산방법.
  13. 제 7 항에 있어서,
    상기 선택은 합산 출력에 연결되는 제 1 오퍼랜드 입력을 가지고, 합산+1 출력에 연결되는 제 2 오퍼랜드 입력을 가지고, 인버터 회로에 연결되는 출력을 가지는 멀티플렉서에 선택 시그널을 보내는 단계를 포함하는 것을 특징으로 하는 A-sign(A) 식을 계산하기 위한 회로의 연산방법.
  14. 제 6 항에 있어서,
    A는 n-비트 수이고 A-sign(A)는 n-비트 결과이고, 오버플로우가 발생하지 않는 것을 특징으로 하는 A-sign(A) 식을 계산하기 위한 회로의 연산방법.
  15. 제 6 항에 있어서,
    단일 명령 사이클에서 범용 컴퓨터에 의해서 수행되는 것을 특징으로 하는 A-sign(A) 식을 계산하기 위한 회로의 연산방법.
  16. A는 2의 보충 형태로 나타내진 부호화된 2진 정수이고, A가 0보다 클 때 sign(A)는 1이고, A가 0일 때, sign(A)는 0이고, A가 0보다 작을 때, sign(A)는 -1인 조건의 A-sign(A) 식을 연산하기 위한 장치에 있어서,
    를 얻기 위한 A의 비트-컴플리멘팅과;
    A가 0보다 작을 때, A-sign(A)를 얻기 위한 (-1)의 비트-컴플리멘팅과;
    A가 0일 때, A-sign(A)를 얻기 위한의 비트-컴플리멘팅과;
    A가 0보다 클 때, A-sign(A)를 얻기 위한 (+1)의 비트-컴플리멘팅을 위한 논리 회로를 구비하는 것을 특징으로 하는 A-sign(A) 식을 연산하기 위한 장치.
  17. A는 2의 보충 형태로 나타내진 부호화된 2진 정수이고, A가 0보다 클 때 sign(A)는 1이고, A가 0일 때, sign(A)는 0이고, A가 0보다 작을 때, sign(A)는 -1인 조건의 A-sign(A) 식을 연산하기 위한 장치에 있어서,
    를 얻기 위한 A의 비트 컴플리멘팅을 위한 제 1 인버터 회로와;
    A가 0보다 작을 때, 상수 C를 -1로 설정하고, A가 0보다 크거나 또는 0일 때, 상수 C를 0으로 설정하기 위한 데이터 셀렉터 회로와;
    A가 0보다 작을 때, 합산 출력에서 (-1)을 연산하고, A가 0일 때, 합산 출력에서 (+0)을 연산하고, A가 0보다 클 때, 합산+1 출력에서 (+1)을 연산하기 위한 가산 회로와;
    합산 출력과 합산+1 출력간에서 선택하기 위한 멀티플렉서와;
    멀티플렉서의 출력을 비트-컴플리멘팅하기 위한 제 2 인버터 회로로 구성되어 있고, 상기 제 2 인버터 회로의 출력은 A-sign(A)를 제공하는 구성으로 되어있는 것을 특징으로 하는 A-sign(A) 식을 연산하기 위한 장치.
  18. 제 17 항에 있어서,
    가산 회로는에 연결되는 제 1 오퍼랜드 입력과 상수 C에 연결되는 제 2 오퍼랜드 입력을 포함하는 것을 특징으로 하는 A-sign(A) 식을 연산하기 위한 장치.
  19. 제 17 항에 있어서,
    A가 0인지 0이 아닌지를 결정하기 위한 제로 검출 회로와;
    A의 사인 비트와, 제로 검출 회로에 대한 응답으로 멀티플렉서를 제어하기 위한 제어 회로를 포함하는 것을 특징으로 하는 A-sign(A) 식을 연산하기 위한 장치.
  20. 제 19 항에 있어서,
    제로 검출 회로는 합산 출력으로부터의 제 1 자리올림-출력 비트와 합산+1 출력으로부터의 제 2 자리올림-출력 비트가 다른 논리값을 가지는가를 결정하는 것을 특징으로 하는 A-sign(A) 식을 연산하기 위한 장치.
  21. A는 2의 보충 형태로 나타내진 부호화된 2진 정수이고, A가 0보다 클 때, sign(A)는 1이고, A가 0일 때, sign(A)는 0이고, A가 0보다 작을 때, sign(A)는 -1인 조건의 A-sign(A) 식을 연산하기 위한 장치에 있어서,
    A에 연결되는 오퍼랜드 입력을 가지고, A의 비트-컴플리멘트를 제공하기 위한 출력을 가지는 제 1 인버터 회로와;
    A의 사인 비트에 연결되는 입력과, A가 0보다 크거나 또는 0일 때, 상수 C를 0으로 설정하고, A가 0보다 작을 때, 상수 C를 -1로 설정하기 위한 출력을 가지는 데이터 셀렉터 회로와;
    제 1 인버터 회로의 출력에 연결되는 제 1 오퍼랜드 입력을 가지고, 상기 데이터 셀렉터 회로의 출력에 연결되는 제 2 오퍼랜드 입력을 가지고, 상기 제 1 및 제 2 오퍼랜드 입력의 합산을 나타내는 합산 출력을 가지고, 제 1 및 제 2 오퍼랜드+1 의 합산을 나타내는 합산+1 출력을 가지는 가산 회로와;
    A가 0인가 아닌가를 결정하기 위한 제로 검출 회로와;
    합산 출력에 연결되는 제 1 입력을 가지고, 합산+1 출력에 연결되는 제 2 입력을 가지고, 선택 입력을 가지고, 출력을 가지는 멀티플렉서와;
    A의 사인 비트와 제로 검출 회로에 응답하고, A가 0보다 작거나 0일 때, 멀티플렉서가 그의 제 1 입력을 선택하게 하고, A가 0보다 클 때, 멀티플렉서가 그의 제 2 입력을 선택하게 하는 멀티플렉서의 선택 입력에 연결되는 제어출력을 가지는 제어 회로와;
    멀티플렉서의 출력에 연결되는 오퍼랜드 입력을 가지고, A-sign(A)를 제공하는 출력을 가지는 제 2 인버터 회로를 구비하는 것을 특징으로 하는 A-sign(A) 식을 연산하기 위한 장치.
  22. 제 21 항에 있어서,
    상기 제어 회로는 A의 사인 비트가 1일 때, 멀티플렉서가 그의 제 1 입력을 선택하도록 하고;
    상기 제어 회로는 제로 검출 회로가 A는 0임을 표시할 때, 멀티플렉서가 그의 제 1 입력을 선택하도록 하고;
    상기 제어 회로는 A의 사인 비트가 0이고, 제로 검출 회로가 A는 0이 아님을 표시할 때, 멀티플렉서가 그의 제 2 입력을 선택하도록 하는 것을 특징으로 하는 A-sign(A) 식을 연산하기 위한 장치.
  23. 제 21 항에 있어서,
    제로 검출 회로는 합산 출력으로부터의 제 1 자리올림-출력 비트와, 합산+1로부터의 제 2 자리올림-출력 비트가 다른 논리값을 가지는 가를 결정하게 되는 것을 특징으로 하는 A-sign(A) 식을 연산하기 위한 장치.
  24. 제 23 항에 있어서,
    상기 제 1 및 제 2 자리올림-출력 비트가 동시에 발생되는 것을 특징으로 하는 A-sign(A) 식을 연산하기 위한 장치.
  25. 제 21 항에 있어서,
    상기 가산 회로는 제 1 및 제 2 오퍼랜드 입력을 제공하는 올림수 저장 가산기의 행과, 합산 출력을 제공하기 위해 올림수 저장 가산기에 연결되는 합산 가산기와, 합산+1 출력을 제공하기 위해 올림수 저장 가산기에 연결되는 합산+1 가산기를 포함하는 것을 특징으로 하는 A-sign(A) 식을 연산하기 위한 장치.
  26. 제 25 항에 있어서,
    합산 가산기는 0으로 설정된 자리올림-입력 비트를 가지는 제 1 올림수 체인으로 합산 출력을 제공하는 제 1 합산 제너레이터에 연결된 제 1 올림수 체인에 연결되는 전파발생부를 포함하고;
    합산+1 가산기는 1로 설정된 자리올림-입력 비트를 가지는 제 2 올림수 체인으로 합산+1 출력을 제공하는 제 2 합산 제너레이터에 연결된 제 2 올림수 체인에 연결되는 전파발생부를 포함하는 것을 특징으로 하는 A-sign(A) 식을 연산하기 위한 장치.
  27. 제 21 항에 있어서,
    데이터 셀렉터 회로는 A의 사인 비트를 가산 회로의 각 단계에 연결하고, 그로인하여, A가 0보다 작을 때, 상수 C를 -1로 설정하고, A가 0보다 크거나 0일 때, 상수 C를 0으로 설정하게 되는 것을 특징으로 하는 A-sign(A) 식을 연산하기 위한 장치.
  28. A는 2의 보충 형태로 나타내진 부호화된 2진 정수이고, A가 0보다 클 때, sign(A)는 1이고, A가 0일 때, sign(A)는 0이고, A가 0보다 작을 때, sign(A)는 -1인 조건의 A-sign(A)를 연산하기 위한 장치에 있어서,
    를 얻기 위한 A의 비트-컴플리멘팅을 위한 수단과;
    A가 0보다 작을 때, A-sign(A)를 얻기 위한 (-1)의 비트-컴플리멘팅을 위한 수단과;
    A가 0일 때, A-sign(A)를 얻기 위한의 비트-컴플리멘팅을 위한 수단과;
    A가 0보다 클 때, A-sign(A)를 얻기 위한 (+1)의 비트-컴플리멘팅을 위한 수단을 구비하는 것을 특징으로 하는 A-sign(A) 식을 연산하기 위한 장치.
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