JPH09245019A - 積和演算回路 - Google Patents

Abstract

(57)【要約】 【課題】 積生成時の不要なオーバーフロー発生を予測
することができ、飽和演算機能付き符号拡張方式の積和
演算回路においても２入力加算器を２つ別々の回路で必
要としない積和演算回路を提供する。 【解決手段】 積和演算回路１００は、２次のブース理
論を用いてブースエンコードを行うブースエンコーダ１
０４と、被乗数とブースエンコーダ１０４からの出力に
より（Ｍ／２）個の部分積を生成・加算し、２個の中間
積に圧縮して出力する乗算アレイと１０６と、被乗数及
び乗数に基づいて積生成時に不要なオーバーフローが発
生するか否かを予測するオーバーフロー予測回路１０５
と、乗算アレイ１０６から出力された２個の中間積と累
積データを加算して出力を２本に絞る桁上げ保存加算器
１０７と、桁上げ保存加算器１０７からの２本の出力を
加算し、加算和を積和演算結果として出力し、（Ｍ＋
Ｎ）ｂｉｔを超えるキャリーアウトも出力する２入力加
算器１０８と、オーバーフロー予測回路１０５からの出
力と２入力加算器１０８のキャリーアウト出力との排他
的論理和をとる排他的論理和ゲート１０９とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、並列乗算器等に用
いられる積和演算回路に係り、詳細には、例えば２次ブ
ース（Booth）理論及び符号拡張方式の乗算器を用いた
積和演算回路に関する。

【０００２】

【従来の技術】乗算器はディジタル演算処理装置におい
て加算器、遅延回路とともに最も基本的な回路の１つで
あり、集積度の向上によりＭｂｉｔ×Ｎｂｉｔ乗算を一
気に実行する並列乗算器も既にオンチップ化されてい
る。並列乗算器の基本的な構造は、被乗数に乗数の１ｂ
ｉｔを掛け合わせた結果得られる部分積生成と、生成さ
れた部分積を乗数ｂｉｔの重みに従って桁を合わせ加算
する積和演算回路からなる。

【０００３】従来のこの種の積和演算回路としては、例
えば「ディジタルＣＭＯＳの回路設計」コロナ社，ｐ１
８４〜ｐ１９１に記載されたものがある。

【０００４】乗算アレイの構造を符号拡張の扱いの差に
より、主に３パターンの区分が広く知られており、最も
単純な構造の符号拡張方式と、上記文献による符号伝搬
方式及び符号生成方式（符号不拡張方式）である。

【０００５】従来、乗算器を用いた積和演算器では累積
を計算する際のオーバーフローを検出することが困難で
あった。累積計算時のオーバーフロー発生は後のデータ
の値が全く不正確となるため、信号処理等の処理ではオ
ーバーフローは避けなければならない。これを避けるに
は演算実行毎にオーバーフローの発生の有無をチェック
する必要がある。さらには、オーバーフローが発生した
時には、計算結果を正又は負の最大値に抑える飽和演算
を行う場合もある。何れにしても積和演算においてオー
バーフローの検出を行うということは極めて重要なこと
であり、この処理を高速かつハード量を少なく実行する
ことが望まれる。

【０００６】本来、（Ｍｂｉｔ×Ｎｂｉｔ）の乗算を行
い、（Ｍ＋Ｎ）ｂｉｔの積を得る場合、（Ｍ＋Ｎ）ｂｉ
ｔを超えるオーバーフローを発生することはない。しか
し、符号拡張方式の乗算アレイ部において、２次のブー
ス（Booth）理論を用いた場合、部分積加算時に符号拡
張部の加算によりキャリーアウトが発生することがあ
る。これは２次のブース理論により、「−１」あるいは
「−２」とエンコードされた場合の部分積は、被乗数の
２の補数を（Ｍ＋Ｎ）ｂｉｔに符号（この場合、１）拡
張するためである。ちなみに、更に「−２」にエンコー
ドされた場合は１ｂｉｔ上位側にシフトする。

【０００７】この場合、出力される桁上げ出力を無視す
るために、乗算アレイ部では、（Ｍ／２）個の部分積を
２個の中間積に圧縮し、それらを２入力桁上げ伝搬加算
器に入力し、その加算和を積として得ておき、２入力桁
上げ伝搬加算器によって得た積と累積データを加算する
ためにはもう１つ別の２入力桁上げ伝搬加算器を用意
し、その加算器に積と累積データを入力していた。

【０００８】図４は上述した飽和演算機能付き積和演算
回路の回路構成図である。

【０００９】図４において、積和演算回路１０は、ブー
スエンコーダ１１、乗算アレイ１２及び２入力加算器１
３，１４から構成される。

【００１０】上記ブースエンコーダ１１は、２次のブー
ス（Booth）理論を用いるために、乗数のうち隣り合う
３ｂｉｔを選択条件とするブースエンコードを行うため
のものである。

【００１１】上記乗算アレイ１２は、被乗数にブースエ
ンコーダ１１によりエンコードされた乗数を掛け合わせ
て部分積を生成する。

【００１２】上記２入力加算器１３は、乗算アレイ１２
からの部分積を加算するための加算器である。

【００１３】上記２入力加算器１４は、２入力加算器１
３からの積に累積データを加算するための加算器であ
る。

【００１４】このように、積和演算回路１０では、累積
の計算を２入力加算器１３，１４を２段直列接続し、後
段の２入力加算器１４で累積データを加算し出力された
積和演算結果からオーバーフローの判定を行っていた。

【００１５】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の積和演算回路１０にあっては、累積データを
加算するために２つの２入力加算器１３，１４を備えた
構成となっていたため、回路規模が大きくなり、かつ遅
延性能への影響も大きく動作周波数の改善が難しいとい
う問題点があった。

【００１６】この問題を改善するためには、２入力加算
器の入力側に全加算器を設け、この全加算器で２個の中
間積と累積データを加算して出力を２本に絞り、この出
力を加算する方法を用いればよい。ところが、これまで
は積和演算時に発生する桁上げ出力が、積生成時に生じ
る無視するべきオーバーフロー発生の要素を２個の中間
積が含んでいるため、オーバーフロー出力が不正確とな
りそのまま全加算器に入力することはできなかった。

【００１７】本発明は、積生成時の不要なオーバーフロ
ー発生を予測することができ、飽和演算機能付き符号拡
張方式の積和演算回路においても２入力加算器を２つ別
々の回路で必要とせず、遅延性能及び積和演算のスルー
プットを高めることができる積和演算回路を提供するこ
とを目的とする。

【００１８】

【課題を解決するための手段】本発明に係る積和演算回
路は、乗算対象となる２個の２進数Ｍ、Ｎ（Ｍ、Ｎは任
意のビット数）の乗算による積（Ｍビット×Ｎビット）
と加算を行う任意の１個の２進数（Ｍ＋Ｎビット）を入
力信号として（Ｍ＋Ｎ）ビットの積和演算を行う積和演
算回路において、被乗数と乗数から部分積を生成・加算
し、中間積に圧縮して出力する乗算アレイと、被乗数及
び乗数に基づいて積生成時にオーバーフローが発生する
ことを予測するオーバーフロー予測手段と、乗算アレイ
から出力された中間積と累積データを加算し、該加算和
を積和演算結果として出力するとともに、（Ｍ＋Ｎ）ビ
ットを超えるキャリーアウトも出力する加算手段とを備
えて構成する。

【００１９】さらに、上記積和演算回路が、２次のブー
ス（Booth）理論を用いてブースエンコードを行うブー
スエンコーダを備え、乗算アレイは、被乗数とブースエ
ンコーダからの出力により（Ｍ／２）個の部分積を生成
・加算し、２個の中間積に圧縮して出力する構成であっ
てもよく、ブースエンコーダは、乗数のうち隣り合う３
ビットを選択条件とする２次のブース理論を用いたブー
スエンコードを行うブースエンコーダであってもよい。

【００２０】また、オーバーフロー予測手段は、加算手
段の累積計算時にオーバーフローの発生予測を行い得る
ように構成されており、加算手段は、累積計算時に発生
したオーバーフローとオーバーフロー予測手段により予
測したオーバーフローとの論理をとり出力する手段を備
えた構成であってもよい。

【００２１】また、加算手段は、乗算アレイから出力さ
れた２個の中間積と累積データを加算して出力を２本に
絞る桁上げ保存加算器と、桁上げ保存加算器からの２本
の出力を加算し、加算和を積和演算結果として出力し、
（Ｍ＋Ｎ）ビットを超えるキャリーアウトも出力する２
入力加算器とを備えた構成でもよい。

【００２２】また、オーバーフロー予測手段は、入力さ
れた被乗数がＡＬＬ０であることを検出するＡＬＬ０検
出手段と、乗数のブースエンコード結果を判定する判定
手段とを備え、ＡＬＬ０検出手段の出力及び判定手段の
出力に基づいてオーバーフローの発生を予測するように
してもよく、判定手段は、乗数のブースエンコード結果
について、−１、−２を出力するエンコーダの数、若し
くは−１、−２を出力する場合のビット位置のうち少な
くとも何れか一つ以上を基にオーバーフローを判定する
ようにしてもよい。

【００２３】

【発明の実施の形態】本発明に係る積和演算回路は、２
次ブース（Booth）理論及び符号拡張方式の乗算器を用
いた（Ｍｂｉｔ×Ｎｂｉｔ）＋（Ｍ＋Ｎ）ｂｉｔの積和
演算回路に適用することができる。

【００２４】図１は本発明の第１の実施形態に係る積和
演算回路の構成図である。図１に示す積和演算回路は符
号拡張方式の乗算アレイを用いた積和演算回路に適用し
た例である。

【００２５】図１において、積和演算回路１００は、入
力端子１０１，１０２，１０３、ブースエンコーダ１０
４、オーバーフロー予測回路１０５（オーバーフロー予
測手段）、乗算アレイ１０６、桁上げ保存加算器１０
７、２入力加算器１０８、排他的論理和ゲート１０９及
び出力端子１１０，１１１から構成される。入力端子１
０１には被乗数が、入力端子１０２には乗数が、入力端
子１０３には累積データがそれぞれ入力され、出力端子
１１０から積和演算結果が、出力端子１１１からオーバ
ーフローが出力される。

【００２６】上記桁上げ保存加算器１０７及び２入力加
算器１０８は、全体として加算手段１１２を構成する。

【００２７】上記ブースエンコーダ１０４は、入力され
た乗数により２次ブースエンコードを行い、エンコード
結果（＋２，＋１，０，−１，−２）を出力する。

【００２８】上記オーバーフロー予測回路１０５は、被
乗数及び乗数に基づいて積生成時に不要なオーバーフロ
ーが発生するか否かを予測し、不要なオーバーフローが
発生するときは「１」を、発生しないときは「０」を出
力する。

【００２９】上記乗算アレイ１０６は、符号拡張方式の
乗算アレイ部であり、被乗数とブースエンコーダ１０４
からの出力により（Ｍ／２）個の部分積を生成・加算
し、２個の中間積に圧縮して出力する。

【００３０】上記桁上げ保存加算器１０７は、乗算アレ
イ１０６から出力された２個の中間積と累積データを加
算して出力を２本に絞る。

【００３１】上記２入力加算器１０８は、桁上げ保存加
算器１０７からの２本の出力を加算する（Ｍ＋Ｎ）ｂｉ
ｔの最終桁上げ伝搬加算器であり、加算和を積和演算結
果として出力し、（Ｍ＋Ｎ）ｂｉｔを超えるキャリーア
ウトも出力する。

【００３２】上記排他的論理和ゲート１０９は、オーバ
ーフロー予測回路１０５からの出力と２入力加算器１０
８のキャリーアウト出力との排他的論理和をとりその排
他的論理和出力をオーバーフローとして出力する。

【００３３】このように、積和演算回路１００は、２次
のブース理論を用いてブースエンコードを行うブースエ
ンコーダ１０４と、被乗数とブースエンコーダ１０４か
らの出力により（Ｍ／２）個の部分積を生成・加算し、
２個の中間積に圧縮して出力する乗算アレイと１０６
と、被乗数及び乗数に基づいて積生成時に不要なオーバ
ーフローが発生するか否かを予測するオーバーフロー予
測回路１０５と、乗算アレイ１０６から出力された２個
の中間積と累積データを加算して出力を２本に絞る桁上
げ保存加算器１０７と、桁上げ保存加算器１０７からの
２本の出力を加算し、加算和を積和演算結果として出力
し、（Ｍ＋Ｎ）ｂｉｔを超えるキャリーアウトも出力す
る２入力加算器１０８と、オーバーフロー予測回路１０
５からの出力と２入力加算器１０８のキャリーアウト出
力との排他的論理和をとる排他的論理和ゲート１０９と
を備えて構成する。

【００３４】図２は上記オーバーフロー予測回路１０５
の回路構成を示す図であり、このオーバーフロー予測回
路１０５の回路動作は後述する図３のフローで示され
る。

【００３５】図２において、オーバーフロー予測回路１
０５は、入力端子２０１，２０２、ＡＬＬ０検出回路２
０３（ＡＬＬ０検出手段）、ブースマイナス判定回路２
０４、２進木・逆２進木ＡＮＤ回路２０５、ブースマイ
ナス・１連続性判定回路２０６、ブースマイナスカウン
タ２０７、２入力ＡＮＤ回路２０８，２０９、４入力Ｏ
Ｒ回路２１０、ＡＮＤ回路２１１及び出力端子２１２か
ら構成される。入力端子２０１には被乗数が、入力端子
２０２には乗数がそれぞれ入力され、出力端子２１２か
らはオーバーフローが出力される。

【００３６】上記ブースマイナス判定回路２０４、２進
木・逆２進木ＡＮＤ回路２０５、ブースマイナス・１連
続性判定回路２０６、ブースマイナスカウンタ２０７、
２入力ＡＮＤ回路２０８，２０９、４入力ＯＲ回路２１
０及びＡＮＤ回路２１１は、全体として判定手段２１３
を構成する。

【００３７】上記ＡＬＬ０検出回路２０３は、入力され
た被乗数がＡＬＬ０の場合は「１」を出力し、ＡＬＬ０
でない場合は「０」を出力する。

【００３８】上記ブースマイナス判定回路２０４は、Ｎ
／２組のＡＮＤＮＲとインバータから構成され、該当す
る入力３ｂｉｔをブースエンコーダ１０４に入力した際
に「−１」あるいは「−２」がブースエンコーダ１０４
から出力される場合に「１」を出力する。

【００３９】上記２進木・逆２進木ＡＮＤ回路２０５
は、入力された乗数において最上位ｂｉｔから各奇数ｂ
ｉｔまでの「１」の連続性の判定を行う。論理的には、
最上位ｂｉｔから各奇数ｂｉｔまでの乗数を入力とする
（Ｎ／２−１）出力の多入力ＡＮＤ回路となるが、２進
木・逆２進木構造を採用することにより、効率的に実現
することが可能である。また、乗数入力は最上位ｂｉｔ
（ここでは、０）から最下位から２ｂｉｔ目（ここで
は、Ｎ−３）までである。

【００４０】上記ブースマイナス・１連続性判定回路２
０６は、ブースマイナス判定回路２０４のＮ／２本の出
力のうち最上位の出力を除いた（Ｎ／２−１）本とブー
スマイナス判定回路２０４からの（Ｎ／２−１）本の出
力を入力とし、それぞれの入力を上位側から２入力ＡＮ
Ｄに入力し、出力される（Ｎ／２−１）本の信号のＯＲ
論理をとることでブースマイナスを出力したエンコーダ
入力より上位の乗数がＡＬＬ１である場合を検出する。

【００４１】上記ブースマイナスカウンタ２０７は、ブ
ースマイナス判定回路２０４の出力するＮ／２ｂｉｔの
信号に含まれる「１」の個数をカウントし、０個、１
個、複数個の３つのパターンに分類し、それぞれに対応
する端子に「１」を出力し、他の端子には「０」を出力
する。

【００４２】上記２入力ＡＮＤ回路２０８は、ブースマ
イナスカウンタ２０７の「＝１」出力を入力とブースマ
イナス・１連続性判定回路２０６の出力を入力とし、ブ
ースマイナスが１個であり、ブースマイナスを出力した
エンコーダ入力より上位の乗数がＡＬＬ１である場合を
検出する。

【００４３】上記２入力ＡＮＤ回路２０９は、ブースマ
イナスカウンタ２０７の「＝１」出力を入力とブースマ
イナス・１連続性判定回路２０６の出力を入力とし、ブ
ースマイナスが１個であり、ブースマイナスを出力した
エンコーダが最上位のエンコーダである場合を検出す
る。

【００４４】上記４入力ＯＲ回路２１０は、ブースマイ
ナスカウンタ２０７の「≧２」出力と２入力ＡＮＤ回路
２０８の否定及び２入力ＡＮＤ回路２０９の否定を入力
とし、被乗数がＡＬＬ０ではない時のオーバーフローを
検出する。

【００４５】上記ＡＮＤ回路２１１は、ＡＬＬ０検出回
路２０３の出力の否定と４入力ＯＲ回路２１０の出力を
入力とし、積生成時に発生する不要なオーバーフローを
出力する。

【００４６】次に、上述のように構成された積和演算回
路１００の動作を説明する。

【００４７】本積和演算回路１００は、乗算には２次ブ
ース理論と符号拡張方式を採用した乗算アレイを用い、
かつ積結果と累積結果の加算器に対し、オーバーフロー
予測回路１０５を設け、累積計算時に発生するオーバー
フロー検出を行うことにより累積用３入力加算器を桁上
げ保存加算器と２入力加算器で構成可能にしたことを特
徴としている。

【００４８】まず、積和演算回路１００の全体動作を説
明し、次いで図３のフローチャートを参照しながらオー
バーフロー予測回路１０５の動作について説明する。

【００４９】図１に示すように、入力端子１０１に被乗
数、入力端子１０２に乗数、入力端子１０３に累積デー
タがそれぞれ入力されると、ブースエンコーダ１０４
は、入力された乗数により２次ブースエンコードを行
い、エンコード結果（＋２，＋１，０，−１，−２）を
乗算アレイ１０６に出力する。

【００５０】一方、入力端子１０１，１０２に入力され
た被乗数、乗数はオーバーフロー予測回路１０５にも入
力され、オーバーフロー予測回路１０５は、後述するよ
うに被乗数及び乗数に基づいて積生成時に不要なオーバ
ーフローが発生するか否かを予測し、不要なオーバーフ
ローが発生するときは「１」を、発生しないときは
「０」を出力する。

【００５１】乗算アレイ１０６では、符号拡張方式によ
り、被乗数とブースエンコーダ１０４からの出力により
（Ｍ／２）個の部分積を生成・加算し、２個の中間積に
圧縮して桁上げ保存加算器１０７に出力する。桁上げ保
存加算器１０７では、乗算アレイ１０６から出力された
２個の中間積に、入力端子１０３から入力された累積デ
ータを加算して出力を２本に絞り２入力加算器１０８に
出力する。

【００５２】２入力加算器１０８では、桁上げ保存加算
器１０７からの２本の出力を桁上げ加算し、積和演算結
果（Ｍ＋Ｎ）ｂｉｔを出力端子１１０から出力するとと
もに、（Ｍ＋Ｎ）ｂｉｔを超えるキャリーアウトを排他
的論理和ゲート１０９に出力する。排他的論理和ゲート
１０９は、オーバーフロー予測回路１０５からの出力と
２入力加算器１０８のキャリーアウト出力との排他的論
理和をとりその排他的論理和出力をオーバーフローとし
て出力する。

【００５３】以下、図３のフローチャートを参照しなが
らオーバーフロー予測回路１０５の動作を説明する。

【００５４】図３はオーバーフロー予測回路１０５の動
作を示すフローチャートであり、図２に示すオーバーフ
ロー予測回路１０５の各部に対応する動作部分は破線で
囲んでいる。

【００５５】図３に示すフローチャートは、以下１．及
び２．のような判定を段階的に行っていることを示して
いる。なお、図中、ＳＴはフローの各ステップを示す。

【００５６】１．被乗数がＡＬＬ０の時 オーバーフローが発生することはない。

【００５７】２．被乗数がＡＬＬ０ではない時 (1)乗数をブースエンコードした結果、−１、−２を出
力するエンコーダがない場合 オーバーフローが発生することはない。

【００５８】(2)乗数をブースエンコードした結果、−
１、−２を出力するエンコーダが複数個ある場合 オーバーフローが発生する。

【００５９】(3)乗数をブースエンコードした結果、−
１、−２を出力するエンコーダが１個のみの場合 ・−１、−２が最上位で出力される時は、オーバーフロ
ーが発生することはない。

【００６０】・−１、−２を出力するエンコーダよりも
上位のエンコーダが全て「０」の時は、オーバーフロー
が発生することはない。なお、この場合、−１、−２を
出力したエンコーダよりも上位のエンコーダの入力は、
全て「１」でなければならない。エンコーダ出力が
「０」となるケースはエンコーダの全出力が「０」の場
合とエンコーダの全出力が「１」の場合があるが、全入
力が「０」の場合は−１、−２を出力するエンコーダの
１つ上位のエンコーダ出力が「０」とはなり得ないため
である。

【００６１】・上記以外の場合、オーバーフローが発生
する。

【００６２】具体的には、図３において、まず、ステッ
プＳＴ１で入力端子２０１からＡＬＬ０検出回路２０３
に被乗数Ｂ＝ｂ0，ｂ1，…，ｂn-1（但し、ｂn＝０。ま
た、ｎは語長を表す。）１．被乗数がＡＬＬ０の時 を入力し、ステップＳＴ２で数１に示す式に従って入力
された被乗数ＢのＡＬＬ０をとり、ステップＳＴ３でＡ
ＬＬ０か（Ｚ＝１か）否かを判別する。上記ステップＳ
Ｔ２及びステップＳＴ３の処理は図２のＡＬＬ０検出回
路２０３に相当し、入力された被乗数ＢがＡＬＬ０の場
合は「１」を出力し、ＡＬＬ０でない場合は「０」を出
力することになる。

【００６３】

【数１】

【００６４】ステップＳＴ３でＺ＝１と判別したときは
被乗数ＢがＡＬＬ０であるからオーバーフローが発生す
ることはないと判断しステップＳＴ４に進んでオーバー
フロー予測回路１０５の処理を終える。

【００６５】ステップＳＴ３でＺ＝０と判別したときは
被乗数ＢがＡＬＬ０でない時であるから上述したように
乗数のブースエンコードの結果として、オーバーフロー
が発生する可能性があると判断してステップＳＴ５に進
む。ステップＳＴ５では、入力端子２０２からブースマ
イナス判定回路２０４に乗数Ａ＝ａ0，ａ1，…，ａn-1
（但し、ａn＝０。また、ｎは語長を表す。）を入力
し、ステップＳＴ６でステップＳＴ７のブースマイナス
判定をｉ≦ｎ／２−１（ｎは語長）になるまでループさ
せる。

【００６６】すなわち、ステップＳＴ７で数２に示す式
に従って、入力された乗数Ａについて入力３ｂｉｔをブ
ースエンコーダ１０４に入力した際に「−１」あるいは
「−２」がブースエンコーダ１０４から出力される計算
を行い、「−１」あるいは「−２」が出力される時の個
数ｙiをｉ≦ｎ／２−１の各奇数ｂｉｔまで繰り返す。

【００６７】上記ステップＳＴ６及びステップＳＴ７の
処理は図２のブースマイナス判定回路２０４に相当し、
該当する乗数入力３ｂｉｔをブースエンコーダ１０４に
入力した際に「−１」あるいは「−２」がブースエンコ
ーダ１０４から出力される場合に「１」を出力すること
になる。ここで、ブースエンコーダ１０４は、入力され
た乗数により２次ブースエンコードを行い、エンコード
結果（＋２，＋１，０，−１，−２）を乗算アレイ１０
６に出力している。

【００６８】

【数２】

【００６９】ステップＳＴ８では、数３に示す式に従っ
て、入力３ｂｉｔをブースエンコーダ１０４に入力した
際に「−１」あるいは「−２」がブースエンコーダ１０
４から出力される場合に「１」を出力する際の個数ｙi
をカウントし、ステップＳＴ９でこのカウントをｎ／２
−１になるまで繰り返す。

【００７０】

【数３】

【００７１】ステップＳＴ１０で上記個数ｙiをｎ／２
−１になるまで繰り返した結果の総数ｘが０か（ｘ＝０
か）、１か（ｘ＝１か）、複数か（ｘ≧２か）を判別す
る。上記ステップＳＴ８〜ステップＳＴ１０の処理は図
２のブースマイナスカウンタ２０７に相当し、ブースマ
イナス判定回路２０４の出力するＮ／２ｂｉｔの信号に
含まれる「１」の個数をカウントし、０個、１個、複数
個の３つのパターンに分類し、それぞれに対応する端子
に「１」を出力し、他の端子には「０」を出力する。こ
こで、０個、１個、複数個の３つのパターンに分類して
いるのは、上述したように、被乗数がＡＬＬ０ではない
時において、乗数をブースエンコードした結果、−１、
−２を出力するエンコーダの有無、又はその個数によっ
てオーバーフローが発生する、若しくは発生しないこと
を判別するためである。

【００７２】ステップＳＴ１０でｘ＝０と判別したとき
には、被乗数がＡＬＬ０ではないが−１、−２を出力す
るエンコーダがない場合であるからオーバーフローが発
生することはないと判断してステップＳＴ４に進んでオ
ーバーフロー予測回路１０５の処理を終える。

【００７３】ステップＳＴ１０でｘ＝０と判別したとき
には、ステップＳＴ１１でブースエンコーダ１０４の
「−１」あるいは「−２」の最初の個数ｙ0が「１」で
あるか（ｙ0＝１か）否かを判別し、ｙ0＝１のときは−
１、−２を出力するエンコーダが１個のみの場合である
が−１、−２が最上位で出力される時であるからオーバ
ーフローが発生することはないと判断してステップＳＴ
４に進んでオーバーフロー予測回路１０５の処理を終え
る。上記ステップＳＴ１１の処理は図２のブースマイナ
ス・１連続性判定回路２０６に相当する。

【００７４】ここで、図２に示すように、２進木・逆２
進木ＡＮＤ回路２０５の２進木・逆２進木構造により、
最上位ｂｉｔ（ここでは、０）から最下位から各奇数ｂ
ｉｔまでの「１」の連続性が判定され、ブースマイナス
・１連続性判定回路２０６が、ブースマイナス判定回路
２０４のＮ／２本の出力のうち最上位の出力を除いた
（Ｎ／２−１）本とブースマイナス判定回路２０４から
の（Ｎ／２−１）本の出力を入力とし、それぞれの入力
を上位側から２入力ＡＮＤ２０８，２０９に入力し、出
力される（Ｎ／２−１）本の信号のＯＲ論理をとること
でブースマイナスを出力したエンコーダ入力より上位の
乗数がＡＬＬ１である場合を検出するようにする。

【００７５】図３のフローに戻って、ステップＳＴ１１
でｙ0＝１でないと判別したときは、ブースマイナスの
個数ｙ1，ｙ2，…，ｙ(n/2)-1が１（ｙ1，ｙ2，…，ｙ
(n/2)-1＝１）の該当するステップＳＴ１２〜ステップ
ＳＴ１４に分岐する。

【００７６】ｙ1＝１のときはステップＳＴ１２で乗数
ａ0とａ1が「０」か「１」かを判別し、ａ0とａ1が
「０」のときは−１、−２を出力するエンコーダよりも
上位のエンコーダが全て「０」の時であるからオーバー
フローが発生することはないと判断してステップＳＴ４
に進んでオーバーフロー予測回路１０５の処理を終え、
ａ0とａ1が「１」のときはオーバーフローが発生すると
判断してステップＳＴ１５に進んでオーバーフロー予測
回路１０５の処理を終える。

【００７７】ｙ2＝１のときはステップＳＴ１３で乗数
ａ0，ａ1，ａ2及び3ａが「０」か「１」かを判別し、ａ
0，ａ1，ａ2及びａ3が「０」のときは−１、−２を出力
するエンコーダよりも上位のエンコーダが全て「０」の
時であるからオーバーフローが発生することはないと判
断してステップＳＴ４に進んでオーバーフロー予測回路
１０５の処理を終え、ａ0，ａ1，ａ2及びａ3が「１」の
ときはオーバーフローが発生すると判断してステップＳ
Ｔ１５に進んでオーバーフロー予測回路１０５の処理を
終える。

【００７８】ｙ(n/2)-1＝１のときはステップＳＴ１４
で乗数ａ0，ａ1，ａ2及びａn-3が「０」か「１」かを判
別し、ａ0，ａ1，ａ2及びａn-3が「０」のときは−１、
−２を出力するエンコーダよりも上位のエンコーダが全
て「０」の時であるからオーバーフローが発生すること
はないと判断してステップＳＴ４に進んでオーバーフロ
ー予測回路１０５の処理を終え、ａ0，ａ1，ａ2及びａn
-3が「１」のときはオーバーフローが発生すると判断し
てステップＳＴ１５に進んでオーバーフロー予測回路１
０５の処理を終える。

【００７９】上記ステップＳＴ１２〜ステップＳＴ１４
の処理は全体として図２のブースマイナス・１連続性判
定回路２０６、ブースマイナスカウンタ２０７、２入力
ＡＮＤ回路２０８，２０９、４入力ＯＲ回路２１０及び
ＡＮＤ回路２１１に相当する。すなわち、２入力ＡＮＤ
回路２０８が、ブースマイナスカウンタ２０７の「＝
１」出力を入力とブースマイナス・１連続性判定回路２
０６の出力を入力とし、ブースマイナスが１個であり、
ブースマイナスを出力したエンコーダ入力より上位の乗
数がＡＬＬ１である場合を検出し、また２入力ＡＮＤ回
路２０９が、ブースマイナスカウンタ２０７の「＝１」
出力を入力とブースマイナス・１連続性判定回路２０６
の出力を入力とし、ブースマイナスが１個であり、ブー
スマイナスを出力したエンコーダが最上位のエンコーダ
である場合を検出し、さらに４入力ＯＲ回路２１０が、
ブースマイナスカウンタ２０７の「≧２」出力と２入力
ＡＮＤ回路２０８の否定及び２入力ＡＮＤ回路２０９の
否定を入力とし、被乗数がＡＬＬ０ではない時のオーバ
ーフローを検出するものである。

【００８０】そして、ＡＮＤ回路２１１が、ＡＬＬ０検
出回路２０３の出力の否定と４入力ＯＲ回路２１０の出
力を入力とし、積生成時に発生する不要なオーバーフロ
ーを出力する。

【００８１】以上説明したように、本実施形態に係る積
和演算回路１００は、２次のブース理論を用いてブース
エンコードを行うブースエンコーダ１０４と、被乗数と
ブースエンコーダ１０４からの出力により（Ｍ／２）個
の部分積を生成・加算し、２個の中間積に圧縮して出力
する乗算アレイと１０６と、被乗数及び乗数に基づいて
積生成時に不要なオーバーフローが発生するか否かを予
測するオーバーフロー予測回路１０５と、乗算アレイ１
０６から出力された２個の中間積と累積データを加算し
て出力を２本に絞る桁上げ保存加算器１０７と、桁上げ
保存加算器１０７からの２本の出力を加算し、加算和を
積和演算結果として出力し、（Ｍ＋Ｎ）ｂｉｔを超える
キャリーアウトも出力する２入力加算器１０８と、オー
バーフロー予測回路１０５からの出力と２入力加算器１
０８のキャリーアウト出力との排他的論理和をとる排他
的論理和ゲート１０９とを備え、オーバーフロー予測回
路１０５が、入力された被乗数がＡＬＬ０であること、
及び乗数のブースエンコード結果について、−１、−２
を出力するエンコーダの数、若しくは−１、−２を出力
する場合のビット位置を基にオーバーフローを予測する
構成となっているので、積生成時の不要なオーバーフロ
ー発生を予測することができ、飽和演算機能付き符号拡
張方式の積和演算回路１００において、従来例のように
２入力加算器を２つ別々の回路で必要とせず、遅延性能
及び積和演算のスループットを高めることができる。

【００８２】すなわち、従来例では累積データを加算す
るための２つの２入力加算器１３，１４が必要であり、
回路規模が大きくなり、かつ遅延性能への影響も大きく
動作周波数の改善が難しく、また、これを回避するため
の２入力加算器の入力側に全加算器を設ける方法も２次
のブース理論を用いることからオーバーフロー発生が発
生する可能性があり出力が不正確となりそのまま全加算
器に入力することはできなかった。これに対し、本実施
形態に係る積和演算回路１００では、オーバーフロー予
測回路１０５によって、積生成時の不要なオーバーフロ
ー発生を予測することができ、飽和演算機能付き符号拡
張方式の積和演算回路１００においても２入力加算器１
０８は１個で済み、遅延性能及び積和演算のスループッ
トを高めることができる。

【００８３】なお、上述の実施形態では、２次ブース理
論及び符号拡張方式の乗算器を用いた（Ｍｂｉｔ×Ｎｂ
ｉｔ）＋（Ｍ＋Ｎ）ｂｉｔの積和演算回路に適用した例
であるが、加算手段の累積計算時にオーバーフローの発
生予測を行い得るオーバーフロー予測手段を備えるもの
であればどのような積和演算回路に適用してもよい。例
えば、部分積の生成に２次のブース理論を用いない並列
乗算器に用いることもできる。

【００８４】また、上記積和演算回路１００及びオーバ
ーフロー予測回路１０５を構成する各種回路及びゲート
回路の種類や数、種類接続状態などは前述した上述の実
施形態に限られないことは言うまでもなく、積和演算回
路１００全体がＤＳＰ等を構成する算術回路の一部であ
ってもよい。

【００８５】さらに、上述の各実施形態では、並列乗算
器等に用いられる積和演算回路に適用しているが、（Ｍ
ｂｉｔ×Ｎｂｉｔ）＋（Ｍ＋Ｎ）ｂｉｔの積和演算を行
う回路であればどのような装置にも適用することもでき
る。

【００８６】

【発明の効果】本発明に係る積和演算回路では、被乗数
と乗数から部分積を生成・加算し、中間積に圧縮して出
力する乗算アレイと、被乗数及び乗数に基づいて積生成
時にオーバーフローが発生することを予測するオーバー
フロー予測手段と、乗算アレイから出力された中間積と
累積データを加算し、該加算和を積和演算結果として出
力するとともに、（Ｍ＋Ｎ）ビットを超えるキャリーア
ウトも出力する加算手段とを備えて構成しているので、
積生成時の不要なオーバーフロー発生を予測することが
でき、飽和演算機能付き符号拡張方式の積和演算回路に
おいても２入力加算器を２つ別々の回路で必要とせず、
遅延性能及び積和演算のスループットを高めることがで
きる。

【図面の簡単な説明】

【図１】本発明を適用した実施形態に係る積和演算回路
の構成図である。

【図２】上記積和演算回路のオーバーフロー予測回路の
回路構成図である。

【図３】上記積和演算回路のオーバーフロー予測回路の
動作を説明するためのタイミングチャートである。

【図４】従来の積和演算回路の構成図である。

【符号の説明】

１００ 積和演算回路、１０１，１０２，１０３，２０
１，２０２ 入力端子、１０４ ブースエンコーダ、１
０５ オーバーフロー予測回路（オーバーフロー予測手
段）、１０６ 乗算アレイ、１０７ 桁上げ保存加算
器、１０８ ２入力加算器、１０９ 排他的論理和ゲー
ト、１１０，１１１，２１２ 出力端子、１１２ 加算
手段１１２、２０３ ＡＬＬ０検出回路（ＡＬＬ０検出
手段）、２０４ ブースマイナス判定回路、２０５ ２
進木・逆２進木ＡＮＤ回路、２０６ ブースマイナス・
１連続性判定回路、２０７ ブースマイナスカウンタ、
２０８，２０９ ２入力ＡＮＤ回路、２１０ ４入力Ｏ
Ｒ回路、２１１ ＡＮＤ回路、２１３ 判定手段

Claims (7)

【特許請求の範囲】
1. 【請求項１】 乗算対象となる２個の２進数Ｍ、Ｎ
   （Ｍ、Ｎは任意のビット数）の乗算による積（Ｍビット
   ×Ｎビット）と加算を行う任意の１個の２進数（Ｍ＋Ｎ
   ビット）を入力信号として（Ｍ＋Ｎ）ビットの積和演算
   を行う積和演算回路において、 被乗数と乗数から部分積を生成・加算し、中間積に圧縮
   して出力する乗算アレイと、 被乗数及び乗数に基づいて積生成時にオーバーフローが
   発生することを予測するオーバーフロー予測手段と、 前記乗算アレイから出力された中間積と累積データを加
   算し、該加算和を積和演算結果として出力するととも
   に、（Ｍ＋Ｎ）ビットを超えるキャリーアウトも出力す
   る加算手段とを備えることを特徴とする積和演算回路。
2. 【請求項２】 さらに、上記請求項１記載の積和演算回
   路において、 ２次のブース（Booth）理論を用いてブースエンコード
   を行うブースエンコーダを備え、 前記乗算アレイは、被乗数と前記ブースエンコーダから
   の出力により（Ｍ／２）個の部分積を生成・加算し、２
   個の中間積に圧縮して出力することを特徴とする積和演
   算回路。
3. 【請求項３】 前記ブースエンコーダは、乗数のうち隣
   り合う３ビットを選択条件とする２次のブース理論を用
   いたブースエンコードを行うブースエンコーダであるこ
   とを特徴とする請求項２に記載の積和演算回路。
4. 【請求項４】 前記オーバーフロー予測手段は、前記加
   算手段の累積計算時にオーバーフローの発生予測を行い
   得るように構成されており、 前記加算手段は、累積計算時に発生したオーバーフロー
   と前記オーバーフロー予測手段により予測したオーバー
   フローとの論理をとり出力する手段を備えたことを特徴
   とすることを特徴とする請求項１記載の積和演算回路。
5. 【請求項５】 前記加算手段は、前記乗算アレイから出
   力された２個の中間積と累積データを加算して出力を２
   本に絞る桁上げ保存加算器と、 前記桁上げ保存加算器からの２本の出力を加算し、加算
   和を積和演算結果として出力し、（Ｍ＋Ｎ）ビットを超
   えるキャリーアウトも出力する２入力加算器とを備える
   ことを特徴とする請求項１又は４に記載の積和演算回
   路。
6. 【請求項６】 前記オーバーフロー予測手段は、入力さ
   れた被乗数がＡＬＬ０であることを検出するＡＬＬ０検
   出手段と、 乗数のブースエンコード結果を判定する判定手段とを備
   え、 前記ＡＬＬ０検出手段の出力及び前記判定手段の出力に
   基づいてオーバーフローの発生を予測するようにしたこ
   とを特徴とする請求項１又は４に記載の積和演算回路。
7. 【請求項７】 前記判定手段は、乗数のブースエンコー
   ド結果について、−１、−２を出力するエンコーダの
   数、若しくは−１、−２を出力する場合のビット位置の
   うち少なくとも何れか一つ以上を基にオーバーフローを
   判定することを特徴とする請求項６に記載の積和演算回
   路。