KR0159571B1 - 역양자화기 - Google Patents

역양자화기 Download PDF

Info

Publication number
KR0159571B1
KR0159571B1 KR1019940028258A KR19940028258A KR0159571B1 KR 0159571 B1 KR0159571 B1 KR 0159571B1 KR 1019940028258 A KR1019940028258 A KR 1019940028258A KR 19940028258 A KR19940028258 A KR 19940028258A KR 0159571 B1 KR0159571 B1 KR 0159571B1
Authority
KR
South Korea
Prior art keywords
intra
data
value
quantized data
multiplier
Prior art date
Application number
KR1019940028258A
Other languages
English (en)
Other versions
KR960016547A (ko
Inventor
조영철
Original Assignee
배순훈
대우전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 배순훈, 대우전자주식회사 filed Critical 배순훈
Priority to KR1019940028258A priority Critical patent/KR0159571B1/ko
Publication of KR960016547A publication Critical patent/KR960016547A/ko
Application granted granted Critical
Publication of KR0159571B1 publication Critical patent/KR0159571B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/10—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding
    • H04N19/102—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the element, parameter or selection affected or controlled by the adaptive coding
    • H04N19/124—Quantisation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/10—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding
    • H04N19/169—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the coding unit, i.e. the structural portion or semantic portion of the video signal being the object or the subject of the adaptive coding
    • H04N19/17—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the coding unit, i.e. the structural portion or semantic portion of the video signal being the object or the subject of the adaptive coding the unit being an image region, e.g. an object
    • H04N19/176—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the coding unit, i.e. the structural portion or semantic portion of the video signal being the object or the subject of the adaptive coding the unit being an image region, e.g. an object the region being a block, e.g. a macroblock

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)
  • Compression Or Coding Systems Of Tv Signals (AREA)

Abstract

본 발명은 디지털 영상압축장치에 구비되는 역양자화기에 관한 것으로서, 세 가지 유형으로 분리되어 인가되는 양자화된 데이터에 대하여 통합된 경로로 역양자화를 수행할 수 있도록 구성된 역양자화기를 제공하기 위한 것이다. 이를 위하여 본 발명에 따른 역양자화기는 현재 인가되는 양자화된 데이터(QF[V][U])가 인트라 블록인 경우에는 입력된 데이터에 2를 승산하여 출력하고, 비인트라 블록인 경우에는 입력된 데이터에 2를 승산한 값에 사인비트를 가산한 값을 출력하는 연산처리부;(IDM/2)×32 연산에 의해 설정된 다수의 인트라 디씨 멀티값 중 하나를 인트라 디씨 프리시젼에 의해 선택하여 제공하는 인트라 디씨 멀티값 제공부; QS와 W[V][U]를 승산하는 제1승산부; 현재 인가되는 데이터가 인트라 디씨인지를 나타내는 제어 신호에 의해 인트라 디씨 멀티값 제공부와 제1승산부로부터 전송되는 데이터를 선택적으로 전송하는 선택부; 연산처리부로부터 출력되는 데이터와 선택부로부터 출력되는 데이터를 승산하는 제2승산부; 제2승산부로부터 출력되는 데이터를 32로 나누는 제산부로 구성된다. 따라서 하드웨어를 간소화한 역양자화기를 제공할 수 있다.

Description

역양자화기
제1도는 본 발명에 따른 역양자화기의 블록도이고,
제2도는 제1도에 도시된 역양자화기의 구현예이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 연산처리부 12 : IDM값 제공부
14 : 제1승산부 16 : 선택부
18 : 제2승산부 20 : 제산부
100 : 논리합 게이트 102 : 인버터
104 : 논리곱 게이트 120, 160 : 멀티플렉서
140, 180 : 승산기
본 발명은 디지털 영상신호 압축장치에 구비되는 역양자화기에 관한 것으로, 특히 회로를 간소화한 역양자화기에 관한 것이다.
영상신호를 디지털 방식으로 처리할 경우에 그 처리량이 엄청나다는 것은 잘 알려진 사실이다. 따라서 처리할 데이터량을 감소시키기 위해, 여러 가지 압축알고리즘이 제안되고 있다.
영상신호는 통상적으로 시간상(Temporal) 또는 공간상(Spatial)으로 밀접한 상관성(Correlation)을 가지기 때문에, 이 상관성을 이용하면 많은 량의 데이터를 압축시킬 수 있다. 상관성을 고려한 압축방식으로는 인트라 방식과 인터방식이 있다. 인트라 방식은 공간상의 상관성만을 이용하여 영상신호를 압축하는 것이고, 인터 방식은 공간상의 상관성 및 시간상의 상관성을 모두 이용하여 영상신호를 압축하는 것이다. 이들 2방식은 모두 양자화과정을 거치도록 구성된다. 양자화는 잘 알려진 바와 같이, 소정의 양자화 스텝사이즈를 이용하여 압축시 발생되는 데이터량을 조절하기 위한 것이다. 역양자화기는 이러한 양자화의 역기능을 수행하는 장치이다.
역양자화기로 입력되는 데이터는, 통상적으로, 8×8 화소로 이루어진 블록단위로 입력된다. 입력되는 블록은 두 가지 형태를 갖는다. 하나는 인트라 블록(Intra block)이고 다른 하나는 비인트라블록(Non-intra block)이다. 이 인트라 블록과 비인트라 블록의 구분은 당 기술분야에서 잘 알려진 매크로 블록 인트라(Macro block intra) 신호에 의해 이루어진다. 그리고 인트라 블록의 화소 중에서 첫 번째 화소는 인트라 디씨 계수(Intra DC coefcient)이다.
따라서 역양자화기로 입력되는 데이터는 인트라 디씨, 인트라 디씨를 제외한 인트라블록 및 비인트라 블록 등 세 가지 유형이 존재한다. 역양자화기는 입력되는 데이터의 유형에 따라 각기 다른 처리를 하도록 구성된다.
즉, 역양자화할 블록은 QF[V][U]라 하고 역양자화 출력을 F[V][U]라 할 때, 역양자화기는 입력되는 데이터가,
ⅰ) 인트라 디씨인 경우, 하기 수학식 1과 같이 역양자화처리를 하고,
F[0][0] = IDM×QF[0][0]
ⅱ) 인트라 디씨를 제외한 인트라 블록의 경우, 하기 수학식 2와 같이 역양자화처리를 하고,
F[V][U] = (2×QF[V][U]×W[V][U]×QS)/32
ⅲ) 비인트라 블록인 경우, 하기 수학식 3과 같이 역양자화처리를 한다.
F[V][U] = (2×QF[V][U]+sign(QF[V][U])×W[V][U]×QS)/32
수학식 2 및 수학식 3의 W[V][U]는 가중치 매트릭스(Weighted Matrix)이고, QS는 양자화 스케일(Quantizer_scale)로서 양자화에 대응하여 외부에서 결정되어 제공되는 값이고, 수학식 1의 IDM은 인트라 디씨 멀티(Intra DC Multi)로서, 상술한 QS, W[U][V]와 같이 양자화에 대응하여 외부에서 결정되어 제공되는 값이다.
이와 같이 기존의 역양자화기는 입력되는 세 가지 유형의 데이터에 대하여 각기 다른 경로로 역양자화가 이루어지도록 구성됨으로써, 회로가 복잡한 단점이 있다. 본 발명은 상술한 단점을 해소하기 위하여 안출된 것으로, 하나로 통합된 경로로 세 가지 유형의 입력데이터를 역양자화할 수 있는 역양자화기를 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명에 따른 역양자화기는, 2차원으로 인가되는 양자화된 데이터(QF[V][U])에 대하여 인트라 디씨, 인트라 디씨를 제외한 인트라 블록 및 비인트라 블록을 각각 구분하여 역양자화를 수행하는 장치에 있어서, 현재 인가되는 양자화된 데이터(QF(v][u])가 인트라 블록인 경우에 현재 인가되는 양자화된 데이터(QF[V][U])에 2를 승산한 값을 출력하고, 현재 인가되는 양자화된 데이터(QF[V][U])가 비인트라 블록인 경우에 2를 승산한 값에 사인 비트(sign(QF[v][u]))를 가산한 값을 출력하는 연산처리부; 양자화된 데이터에 대해 설정된 다수의 인트라 디씨 멀티(Intra_DC_Multi, IDM)값 각각을 2로 나누고, 32를 승산한 값중 하나를 선택하여 역양자화시 이용되는 인트라 디씨값으로 제공하는 인트라 디씨 멀티값 제공부; 외부로부터 인가되는 양자화 스케일(QS)과 가중치 매트릭스(W[V][U])를 승산하는 제1승산부; 현재 인가되는 양자화된 데이터(QF[V][U])가 인트라 디씨인지 여부를 나타내는 제어신호에 의해, 인트라 디씨 멀티값 제공부로부터 전송되는 인트라 디씨 멀티값과 제1승산부로부터 전송되는 승산결과값을 선택적으로 전송하는 선택부; 연산처리부로부터 출력되는 연산결과와 선택부로부터 전송되는 데이터를 승산하는 제2승산부; 제2승산부에서 승산된 결과를 32로 나누는 제산부를 포함하도록 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다.
제1도는 본 발명에 따른 역양자화기의 블록도로서, 2차원 데이터 블록 QF[V][U]가 인가되면 인트라인지 비인트라인지에 따라 소정의 연산을 수행하는 연산처리부(10), 해당되는 인트라 디씨 멀티(Intra_dc_multi; 이하 IDM이라 약함)값을 제공하는 IDM값 제공부(12), 인가되는 양자화 스케일(이하 QS라고 약함)과 가중치 매트릭스(이하 W[V][U])를 승산하는 제1승산부(14), 현재 역양자화처리되는 QF[V][U]가 인트라 디씨인지를 여부를 나타내는 제어신호에 의해 IDM값 제공부(12)로부터 출력되는 신호와 제1승산부(14)로부터 출력되는 신호를 선택적으로 전송하는 선택부(16), 연산처리부(10)로부터 출력되는 신호와 선택부(16)로부터 출력되는 신호를 승산하는 제2승산부(18), 제2승산부(18)로부터 출력되는 신호를 32로 제산한 결과를 역양자화된 F[V][U]로 출력하는 제산기(20)로 구성된다.
제2도는 제1도와 같이 구성된 역양자화기에 대한 구현예이다.
그러면 제1도와 제2도를 결부시켜 상술한 바와 같이 구성된 역양자화기의 동작을 설명하면 다음과 같다.
우선, 본 발명에 따라 역양자화를 수행하기 위하여 인트라 디씨는 하기 수학식 4와 같이 역양자화하고, 인트라 디씨를 제외한 인트라 블록과 비인트라 블록은 상술한 수학식 2 및 수학식 3과 같이 역양자화한다.
F[0][0] = IDM/2×2QF[0][0]
상술한 수학식 2, 수학식 3 및 수학식 4에서 알 수 있는 바와 같이 세 가지 입력데이터에 대해 역양자화를 하는데 2QF[V][U]는 공통적으로 처리됨을 알수 있고, 비인트라 블록인 경우에는 2QF[V][U]에 sign(QF[V][U])가 가산된다.
연산처리부(10)는 인가되는 양자화된 데이터 QF[V][U]의 종류에 따라 상술한 2QF[V][U]와 사인비트(sign(QF[V][U]))를 형성하기 위한 연산을 수행하는 것이다. 즉, 현재 인가되는 양자화된 데이터 QF[V][U]가 인트라인지 비인트라인지를 나타내는 인트라-비인트라신호에 따라 현재 인가되는 양자화된 데이터 QF[V][U]가 인트라 블록인 경우에는 QF[V][U]에 2를 승산한 값(2×QF[V][U])을 출력한다. 그러나 비인트라 블록인 경우에는 2를 승산한 값(2×QF[V][U])에 sign(QF[V][U])를 가산한 값(2×QF[V][U])+sign(QF[V][U]))를 출력한다.
이와 같이 입력되는 데이터의 종류에 따라 연산된 결과를 출력하기 위하여, 제1도에 도시된 연산처리부(10)는 제2도에 도시된 바와 같은 논리소자들로 구현할 수 있다. 즉, 제2도에 도시된 연산처리부(10)는 입력되는 양자화된 데이터 QF[V][U]가 12비트인 경우를 예시한 것으로, 인가되는 12비트 중 최상위비트(MSB)를 제외한 11비트를 논리합하는 논리합 게이트(100), 외부로부터 인가되는 인트라-비인트라 신호의 논리를 반전하는 인버터(102), 및 논리합게이트(100)로부터 출력되는 값과 인버터(102)로부터 출력되는 값을 논리곱하여 출력하는 논리곱 게이트(104)로 구성된다. 이때, 논리곱 게이트(104)로부터 출력되는 데이터는 12비트의 최하위비트(LSB) 뒤에 추가되어 전송되도록 구성된다. 따라서 연산처리부(10)로부터 출력되는 데이터는 13비트로 구성되는데, 상위 12비트는 인가된 양자화된 데이터 QF[V][U]가 되고, 최하위 1비트는 논리곱 게이트(104)로부터 출력되는 데이터가 된다.
제2도에 도시된 논리게이트들(100, 102, 104)은 인가되는 양자화된 데이터 QF[V][U]에 2를 승산하여 전송하거나 2승산된 값에 sign(QF[V][U])를 가산하는 연산을 수행하기 위한 것이다. 즉 현재 인가되는 양자화된 데이터 QF[V][U]가 인트라 블록인 경우에 인트라-비인트라 신호는 '하이(1)'상태로 인가된다. 따라서 인버터(102)의 출력은 '로우(0)'가 되고, 논리곱 게이트(104)는 논리합 게이트(100)로부터 출력되는 데이터에 관계없이 항상 '로우(0)'를 출력하게 된다. 이에 따라 양자화된 데이터 QF[V][U]의 최하위비트의 뒤에 '0'이 추가된 13비트의 데이터가 연산처리부(10)로부터 출력된다. 이 13비트가 2×QF[V][U]에 해당된다.
그러나 현재 인가되는 양자화된 데이터 QF[V][U]가 비인트라 블록인 경우에, 인트라-비인트라 신호는 '로우(0)' 상태로 인가된다. 이에 따라 인버터(102)의 출력은 '하이(1)'가 되고, 논리곱 게이트(104)의 출력은 논리합 게이트(100)의 출력에 의해 결정된다. 논리합 게이트(100)는 인가되는 양자화된 데이터 QF[V][U]가 인트라 블록이든 비인트라 블록이든 관계없이 인가되는 12비트 중 사인비트를 나타내는 비트를 제외한 모든 비트를 논리합한다. 제2도에서는 최상위비트(MSB)를 사인비트로 한 예이다. 따라서 논리합 게이트(100)는 최상비트를 제외한 11비트를 논리합한다. 논리합한 결과는 논리곱 게이트(104)로 전송되는데, 상술한 바와 같이 인가되는 양자화된 데이터가 비인트라 블록에 해당되는 경우에 논리곱 게이트(104)의 출력은 논리합 게이트(100)의 출력에 의해 결정되므로, 논리합 게이트(100)의 출력이 '1'이면 '1'을 출력하여 사인비트(sign(QF[V][U])가 '1'로 삽입되도록 하고, 논리합한 결과가 '0'이면, 사인비트(sign(QF[V][U])가 '0'으로 삽입되도록 한다. 이와 같이 각각의 상황에 따라 연산된 결과는 제2승산부(18)로 전송된다.
한편, IDM값 제공부(12)는 인트라 디씨에 대한 역양자화시 수학식 4에 정의된 IDM함수(IDM/2)의 조건과 후술할 제산부(20)에서 32로 제산될 것을 고려한 IDM값(IDM/2)×32)을 제공하기 위한 것으로, 사전에 제공될 모든 IDM값을 보유하고, 인가되는 IDP에 따라 보유하고 있는 IDM값 중 해당되는 IDM값을 선택하여 출력하도록 구성된다. 여기서 IDM을 2로 나눈 것은, 수학식 4의 QF[V][U] 함수가 수학식 1의 QF[V][U] 함수에 2를 승산하였기 때문이고, 2로 나눈 IDM 값에 32를 승산한 것은 후술할 제산부(20)에서 32로 제산하기 때문이다.
이와 같이 수행하기 위하여 IDM값 제공부(12)는 제2도에 도시된 바와 같이 구성될 수 있다. 즉, 제2도에서 IDM값 제공부(12)는 멀티플렉서(120)로 구현하였다. 멀티플렉서(120)는 (IDM/2)×32 연산에 의해 구해진 3개의 IDM값을 입력신호로 하고, IDP(Intra_DC_precision)에 의하여 3개의 IDM값 중 하나를 선택하여 출력한다. 이때, 입력신호는 15비트이고, IDP는 2비트 구조를 갖는다. 그리고 IDP와 원래의 IDM 값은 표 1과 같은 관계를 갖는다.
따라서 멀티플렉서(120)의 입력으로 설정되는 IDM값은 상술한 (IDM/2)×32 연산에 의해 32((2/2)×32 연산에 의해 구해짐), 2×32((4/2)×32 연산에 의해 구해짐) 및 4×32((8/2)×32 연산에 의해 구해짐)가 되고, 멀티플렉서(120)로 인가되는 IDP가 '0'이면 '4×32' 값이 선택되어 출력되고, 인가되는 IDP가 '1'이면 '2×32' 값이 선택되어 출력되고, 인가되는 IDP가 '2'이면 '32'값이 선택되어 출력된다. 이와 같이 출력되는 IDM값은 제1도에 도시된 선택부(16)의 하나의 입력신호로 전송된다.
제1승산부(14)는 외부로부터 인가되는 QS와 W[V][U]를 승산한다. 이를 위하여 제1승산부(14)는 제2도에 도시된 바와 같은 승산기(140)로 구현될 수 있다. 승산된 결과(QS×W[V][U])는 선택부(16)의 다른 하나의 입력신호로 전송된다.
선택부(16)는 외부로부터 제공되는 제어신호에 의해 IDM값 제공부(12)와 제1승산부(14)로부터 각각 전송되는 신호를 선택적으로 출력한다. 이때 제어신호는 현재 역양자화되는 데이터가 인트라 디씨인지 여부를 나타내는 것으로, 인트라 디씨임을 의미할 경우에 선택부(16)는 IDM값 제공부(12)로부터 제공되는 IDM값을 선택하여 전송한다. 그러나 인가되는 제어 신호가 인트라 디씨가 아님을 의미할 경우에 선택부(16)는 제1승산부(14)로부터 전송되는 승산 결과를 선택하여 전송한다. 이와 같은 동작을 수행하기 위하여 선택부(16)는 제2도에 도시된 바와 같이 멀티플렉서(160)로 구현 될 수 있다. 선택부(16)에서 선택되어 전송되는 데이터는 제2승산부(18)로 전송된다.
제2승산부(18)는 연산처리부(10)로부터 출력되는 연산 결과와 선택부(16)로부터 전송되는 신호를 일반적인 승산방식으로 승산하여 출력한다. 이와 같이 동작하기 위하여 제2승산부(18)는 제2도에 도시된 바와 같이 승산기(180)로 구현 될 수 있다. 제2승산부(18)에서 승산된 결과는 제산부(20)로 전송된다.
제산부(20)는 제2승산부(18)로부터 전송된 데이터를 32로 나누고, 나눈 값을 현재 인가된 양자화된 데이터 QF[V][U]에 대응되는 역양자화된 데이터 F[V]U]로 출력한다.
상술한 바와 같이, 본 발명은 세 가지 유형의 입력데이타에 대하여 하나의 통합된 경로로 역양자화가 이루어지도록 구현함으로써, 역양자화기의 회로를 간소화한 잇점이 있다.

Claims (3)

  1. 2차원으로 인가되는 양자화된 데이터(QF[V][U])에 대하여 인트라 디씨, 상기 인트라 디씨를 제외한 인트라 블록 및 비인트라 블록을 각각 구분하여 역양자화를 수행하는 장치에 있어서, 현재 인가되는 양자화된 데이터(QF[v][u])에 2를 승산한 값을 출력하고, 상기 현재 인가되는 양자화된 데이터(QF[V][U])가 비인트라 블록인 경우에 상기 2를 승산한 값에 사인 비트(sign(QF[v][u]))를 가산한 값을 출력하는 연산처리부; 상기 양자화된 데이터에 대해 설정된 다수의 인트라 디씨 멀티(Intra_DC-Multi, IDM)값 각각을 2로 나누고, 32를 승산한 값 중 하나를 선택하여 상기 역양자화시 이용되는 인트라 디씨 값으로 제공하는 인트라 디씨 멀티값 제공부; 외부로부터 인가되는 양자화 스케일(QS)과 가중치 매트릭스(w[V][U])를 승산하는 제1승산부; 상기 현재 인가되는 양자화된 데이터(QF[V][U])가 인트라 디씨인지 여부를 나타내는 제어신호에 의해, 상기 인트라 디씨 멀티값 제공부로부터 전송되는 인트라 디씨 멀티값과 상기 제1승산부로부터 전송되는 승산결과값을 선택적으로 전송하는 선택부; 상기 연산처리부로부터 출력되는 연산결과와 상기 선택부로부터 전송되는 데이터를 승산하는 제2승산부; 상기 제2승산부에서 승산된 결과를 32로 나누는 제산부를 포함하도록 구성되는 것을 특징으로 하는 역양자화기.
  2. 제1항에 있어서, 상기 연산처리부는 N 비트로 구성된 상기 양자화된 데이터(QF[V][U])가 인가되면, 최상위비트(MSB)를 제외한 나머지 비트를 논리합하는 제1소자, 상기 현재 인가되는 양자화된 데이터(QF[V][U])가 인트라 볼록인지 비인트라 블록인지를 나타내는 신호의 논리를 반전하는 인버터, 상기 인버터로부터 출력되는 신호와 상기 제1소자로부터 출력되는 신호를 논리곱한 결과를 상기 N 비트의 최하위비트의 뒤에 추가되도록 출력하는 제2소자로 구성되어 해당되는 연산결과를 출력하는 것을 특징으로 하는 역양자화기.
  3. 제1항에 있어서, 상기 연산처리부는 상기 현재 인가되는 양자화된 데이터(QF[V][U])가 인트라 블록인 경우에 상기 제2소자로부터 출력되는 신호를 상기 최하위비트에 뒤에 추가하여 출력되는 값이 상기 인가되는 양자화된 데이터에 2를 승산한 값이 되도록 하고, 상기 현재 인가되는 양자화된 데이터가 비인트라 블록인 경우에 상기 제2소자로부터 출력되는 신호를 사인비트로 추가하여 출력되는 값이 상기 인가되는 양자화된 데이터에 2를 승산한 값에 사인비트를 가산한 값이 되도록 구성되고, 상기 인트라 디씨 멀티값 제공부는 상기 다수의 인트라 디씨 멀티(Intra_DC_Multi, IDM)값에 대응되는 인트라 디씨 프리시젼(Intra_DC_Precision, IDP)에 의해 상기 선택 동작을 수행하도록 구성되는 것을 특징으로 하는 역양자화기.
KR1019940028258A 1994-10-31 1994-10-31 역양자화기 KR0159571B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019940028258A KR0159571B1 (ko) 1994-10-31 1994-10-31 역양자화기

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019940028258A KR0159571B1 (ko) 1994-10-31 1994-10-31 역양자화기

Publications (2)

Publication Number Publication Date
KR960016547A KR960016547A (ko) 1996-05-22
KR0159571B1 true KR0159571B1 (ko) 1999-01-15

Family

ID=19396589

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940028258A KR0159571B1 (ko) 1994-10-31 1994-10-31 역양자화기

Country Status (1)

Country Link
KR (1) KR0159571B1 (ko)

Also Published As

Publication number Publication date
KR960016547A (ko) 1996-05-22

Similar Documents

Publication Publication Date Title
EP0286286B1 (en) Image processing
JPH04341083A (ja) 符号化装置
WO1994023385A2 (en) Data compression and decompression
US9767542B2 (en) Method and device for selecting an image dynamic range conversion operator
US5689592A (en) Parallel processing of digital signals in a single arithmetic/logic unit
Howard et al. Error modeling for hierarchical lossless image compression
US6577772B1 (en) Pipelined discrete cosine transform apparatus
KR0159571B1 (ko) 역양자화기
US5305249A (en) Digital signal processor for video signals
JPS63253786A (ja) 差分ｐｃｍ装置及びその圧縮器の伝達関数を確立する方法
KR930007054B1 (ko) 고속 영상 디코더 및 비디오 시스템, 및 이의 디코딩 방법
KR100241064B1 (ko) 단일 명령 사이클에서 0으로 반올림된 네개의 정수의 평균을 산출하기위한 방법 및 장치
KR100241069B1 (ko) 단일명령사이클에서 0부터 라운드처리된 4정수의 평균산출방법과 그 장치
KR100231901B1 (ko) 하나의 명령 주기내에서 0으로 반올림된 두 정수의 평균을 계산하는 방법 및 장치
KR100221337B1 (ko) Mpeg-2 복호화기의 역양자화기
KR100264957B1 (ko) 하나의 명령주기내에서 0으로부터 반올림된 두정수의 평균을 계산하는 방법 및 장치
KR950009679B1 (ko) 블럭의 형태로 전송되는 이산값 보정방법
JP2806944B2 (ja) デイジタル信号の分解能を改善する方法
KR100203712B1 (ko) 영상신호 부호화시스템에 있어서 양자화장치 및 방법
US5835394A (en) Calculating selected sign 3 expression in a single instruction cycle
JP3107676B2 (ja) 量子化回路
KR100254393B1 (ko) 가중 계수처리 가능한 이산 코사인 변환 코어 구조
JPH0368597B2 (ko)
KR100225496B1 (ko) 이산 코사인 변환 코어 구조
KR0153173B1 (ko) 양자화/역양자화 공유 처리기

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110801

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20120801

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee