KR19980022447A - 이중화 제어시스템의 동기제어 장치 - Google Patents

Abstract

본 발명은 이중화 제어시스템에서 프로세서 모듈 상호간의 동기를 유지하기 위해 각 프로세서 모듈내에 구성되는 동기체어 장치에 관한 것으로서, 고신뢰성 및 고가동성이 요구되는 통신 및 교환 제어시스템에서 이중화로 동작되는 프로세서 상호간의 동작상태를 항상 동일하게 유지하는 것은 물론 이중화로 운용되는 프로세서간의 장애상태를 조기에 감시하는 수단을 제공하는데 그 목적이 있고, 비교적 동기검사 시간이 융통성을 갖도록 매 프로세스 단위로 동기를 검사하는 비교적 간단한 하드웨이로 구성되는 동기제어 장치를 각 프로세서 모듈내에 두어 두 프로세서 모듈간에 정확한 동기를 유지시키는 것을 특징으로 하며, 이중화 구조에서 작 프로세서 모듈은 개별 시스템 클럭에 의해 독립적으로 동작됨으로 상용 운영체제를 수용하고 고성능 메인 프로세싱 유니트의 수용이 용이하므로 고장감내 시스템이 갖는 종속적인 고유한 운영체제의 적용에 따른 시스템의 성능개선이나 소프트웨어의 호환성 부족 등의 제약성을 보완하는 효과를 갖는다.

Description

이중화 제어시스템의 동기제어 장치

도 1은 본 발명이 적용되는 이중화 제어시스템의 구성도

도 2는 본 발명의 동기제어 장치간 상호 연결 구성도

도 3은 본 발명에 따른 동기체어 장치의 세부 기능 블럭도

도 4는 본 발명에 따른 동기제어 장치의 동기시작 신호 발생부의 상세기능 회로도

도 5는 본 발명에 따른 동기제어 장치의 프로세스 번호 비교부의 상세기능 불럭도

* 도면의 주요부분에 대한 부호의 설명

1 : 활성 프로세서 모듈 1' : 대기 프로세서 모듈

2,2' : 매인 프로세싱 유니트 3,3' : 메인 메모리부

4,4' : 입출력 버스정합부 5,5' : 로컬 버스

6,6' : 동기제어 장치 7 : 입출력 버스부

8 : 입출력 제어모듈 9,9' : 시스템 클럭부

10 : 입력신호 디코더부 11 : 동기시작 신호발생부

12 : 동기신호 감시부 13 : 프로세스 번호 비교부

14 : 신호 조합부 15 : 동기상태 레지스터

16 : 레치 회로

본 발명은 동기제어 장치에 관한 것으로서, 특히 통신 및 교환 제어 시스템에서 이중화로 동작 및 운용되는 장치에 관한 것이다.

최근 마이크로프로세서의 고성능화와 초고속 통신링크의 공급으로 광대역이 지원되는 다양한 새로운 고품질 통신 서비스의 수요가 급격히 늘어남에 따라 이러한 서비스를 지원하는 통신 서버 시스템이나 교환노드용 제어시스템에 있어서 고성능과, 고신뢰성 및 고가용성은 기본적인 요구사항이 되었다. 상기 요구사항을 만족하기 위하여 시스템내의 단일점 고장에 의한 시스템 다운이나 서비스 중단 현상을 능동적으로 피하는 고장감내 수단들이 적극모색되고 있다.

상기 수단으로 가장 많이 사용되는 방법중의 하나로 중요한 기능에 대해서그 응용에 따라 이중 혹은 다중의 용장도(redundancy : 전달될 몌시지에서 제거시켜도 정보가 손상을 입치 않는 부분의 정도)를 두어 일시적인 하드웨어의 장애나 소프트웨어의 에러가 발생하더라도 주어진 업무를 성공적으로 계속 수행할 수 있는 고장감내 기법들이 적용되고 있다.

한편, 비동기 전송모드(Asynchronous Transfer Mode, ATM)를 근간으로하는 초고속 통신망의 실현이 구체화됨에 따라 다양한 형태의 정보처리는 물론 단위시간당 다량의 정보을 처리해야 됨에 따라 프로세서의 처리능력도 보다 고성능화가 필수 요소로 대두되고 있다.

종래의 통신 재어시스템에서는 고신뢰성을 구현하기 위해 핵심 처리부인 프로세서 모듈을 동일한 두개의 모듈로 이중화하여 서비스 업무를 직접 수행하는 활성 모듈과, 활성 모듈의 고장에 대비한 대기 모듈 형태로 구성되어 운용되어 왔다.

이때 대기 프로세서 모듈에서는 상기 활성 모듈의 동작과는 달리 간단한 자체진단과, 활성 모듈의 요구에 대응하는 상태응답과, 활성 모듈내의 메모리 변경에 따른 수동적인 메모리 복사 등과 같은 비교적 단순한 업무만 수행하게 된다.

따라서 활성 모듈에 고장이 발생하여 대기모듈이 그 역할을 인수하여 활성모듈로 절체되어 진행중인 업무를 성공적으로 계속 수행하기 위해 비교적진 절체시간(수백 msec~ 수 초)이 소요되고, 정상 동작중 활성 모듈내의 변경 데이터는 동시쓰기 등의 방식을 사용하여 대기모듈내의 메인 메모리에 실시간적으로 복사되어 항상 동일한 메모리의 내용을 유지하여야 한다.

따라서 종래 고장감내 제어시스템 구조에 있어서 상기와 같은 요구사항을 만족하기 위해서는 소프트웨어 및 시스템자원의 대규모 오버헤드는 불가피하다.

즉, 종래 이중화 제어시스템 구조에서 상기와 같은 정상동작중 메모리 복사기능에 따른 오버헤드와, 활성 모듈과 대기모듈의 서로 상이한 동작형태를 지원하는 고유한 구조와 운영체제의 선택을 초래한다.

이것은 장시간 운용되어야 하는 통신 및 교환 제어시스템에서 진화형태의 성능개선 및 기능확장파, 상용 운명체제의 적용에 있어서 구조적인 장애요인이 될 수 있다.

이에 따과 최근에는 이중화된 두 프로세서 모듈에 동일한 상용 운영체계를 적용하여 동시에 병렬로 서비스 업무를 수행하면서 일정시간 주기로 상호동작상태를 비교하거나 동기검사를 설치하여 각 프로세서 모듈의 동작이 일치되도록 유지하는 시스템 구조가 많이 검토되고 있다.

이러한 구조에서는 각 모듈의 동작이나 동기가 일치하지 않을 경우, 임의 프로세서 모듈내에 장애가 발생한 것으로 간주하고 각 모듈별 자체진단을 통해 해당 모듈의 고장을 조기에 발견함으로써 시스템 오동작에 따른 서비스 중단시간을 줄일 수 있다.

그리고 시스템의 구조적인 큰 변화없이도 새로운 고성능 프로세서를 적용하여 시스템의 성능개선을 비교적 용이하게 할 수 있다.

상기와 같이 동일한 두 프로세서 모듈을 동시에 병렬로 수행시킬 경우에 있어 일반적으로 두가지 구조의 동작방법이 적용되고 있다.

하나는 두 프로세서 모듈에 공통 시스템 클럭이 공급되어 엄격하게 동일한 동작이 요구되는 경우이고, 다른 하나는 각 프로제서 모듈에 독립적인 시스템 클럭이 공급되어 일정시간 범위내에서 다소 융통성을 갖고 동일한 동작이 요구되는 경우로 분류될 수 있다.

상기 전자의 경우에는 출력 데이터 등의 비교에 의해 두 모듈간의 상호동작을 엄격하게 감시하는 기법들을 적용하고, 후자의 경우에는 일정 시간간격으로 각 모듈의 동작상태의 동기를 검사하고 조정하는 방법을 적용하고 있다.

상기 방법들에 대한 종래의 기술을 살펴보변, 비교적 낮은 주파수의 시스템 클럭을 기반으로 두 프로세서의 동작을 명령어레벨에서 철저히 상호 비교하는 전자의 구조 형태로 이중화 제어시스템 구조로 일부 적용되어 왔다.

그러나 최근 수 백 ㎒ 이상의 시스템 클럭이 요구될 경우, 전체 시스템의 신뢰성을 고려할때 공통클럭 전송회로 뿐만아나라 클럭 공급기능 자체의 이중화 회로가 매우 복잡해지고 설계 비용도 대폭 증가될 것이다.

한편, 상기 후자의 구조하에서 동기를 유지하는 종래의 방식에서는 비교적 저속의 범용 직렬(serial) 통신체널을 통하여 일정시간 주기마다 거의 소프트웨어의 지원하에서 동기상태을 상호 검사하는 방법들이 많이 적용되어 왔다.

이러한 경우에도 고성능 프로세서가 응용되는 경우, 상기 종래의 방법으로는 두 프로세서 모듈간의 정확한 동기를 맞추기가 상대적으로 매우 어려운 문제점을 안고 있다.

따라서 상기 문제점을 해결하기 위하여 본 발명은 고신뢰성 및 고가동성이 요구되는 통신 및 교환 제어시스템에서 이중화로 동작되는 프로세서 상호간의 동작상태를 항상 동일하게 유지하는 것은 물론, 이중화로 운용되는 프로세서간의 장애상태를 조기에 감시하는 수단을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은 독립적인 클럭을 기반으로 동작하는 두 프로세서 모듈간의 동기제어를 매 클럭단위로 수행되는 엄격한 동기검사방식이 아니라 비교적 동기검사 시간의 융통성을 갖도록 매 프로세스단위로 동기를 검사하는 비교적 간단한 하드웨어로 구성되는 동기제어 장치를 각 프로세서 모듈내에 두어 두 프로세서 모듈간에 정확한 동기릍 유지시키는 것을 특징으로 한다.

상기한 바에 따라 비교적 간단한 하드웨어로 구현이 가능한 동기장치를 통해 이중화된 프로세서 모듈들의 동기상태를 일정시간 단위로 타이머에 의해 융통성있게 조정할 수 있다.

또한 동기상태의 이탈 현상이 발생하면 즉각 진단 모드로 들어가서 임의의 프로세서 모듈내의 장애를 감지하여 고장에 의한 오동작을 조기에 방지하는기능도 제공한다.

따라서 상기 방식을 적용하면, 프로세서 모듈의 동기화를 위해 종래에 적용된 모듈상호간 메시지 교환이나 메시지 처리 등에 필요한 소프트웨어의 오버헤드를 줄일 수 있으며, 각 프로세서 모듈의 고장상태를 조기 발견하고 빠른 장애 처리를 지원함으로서 시스템의 신뢰성을 증가시킬 수 있다.

이하 본 발명을 참부된 도면을 참조하여 상세히 설명하면 다음과 같다.

도 1은 본 발명이 적용되는 이중화 제어시스템의 구성도이다. 그 구성을 보면 메인 프로세싱 유니트(2,2')와, 메인 메모리부(3,3')와, 입출력 버스 정합부(4,4')와 동기 제어장치(6,6')가 로컬 버스(5,5')에 연결되어 구성되는 동일한 두 개의 프로세서 모듈(1,1')는 각각 별도의 동일한 시스템 클럭(9,9')을 기반으로 한 내부 매인 프로세싱 처리와, 입출력 버스정합부(4 4')를 통해 역시 이중화된 입출력 버스에 연결되어 각종 입출력 제어 모뮬들(8)을 제어하게 된다.

이때 상기 두 프로세서 모듈은 각각 활성 프로세서 모듈(1)과 대기 프로세서 모듈(1')로 동작한다.

상기 활성 프로세서 모듈(1)은 외부 처리를 위해 입출력 버스의 마스터 (master)로 동작하며, 대기 프로세서 모듈(l')은 내부 처리는 활성 프로세서 모듈(1)과 동일하게 수행하고, 외부 처리시 입출력 버스의 수신기능은 가능하나 송신기능은 물리적으로 차단된다.

상기 각 프로세서 모듈의 동작은 항상 정상동작 모드와, 복구동작 모드 그리고 단일동작 모드의 세가지 동작 모드로 분류되는 어떤 특정 모드에 존재한다.

먼저 정상동작 모드는 각각 별도로 동일한 주파수를 갖는 시스템 글럭이 공급되어 동일한 소프트웨어에 의해 같은 일이 병렬로 동시에 수행된다.

따라서 정상 동작중의 두 프로세서 모듈은 향상 동일한 동작상태를 유지하고 있으나, 독립된 시스템 클럭(9,9')의 공급에 의해 미세한 위상차가 상존할 수 있다.

상기 위상차는 본 발명에서 제안한 동기제어 장치의 지원하에 일정 허용시간 범위내에서 매 프로세스 단위로 상호 동기검사를 수행함으로써 보증된다.

또한 단일동작 모드는 어느 한 프로세서 모듈이 고장난 경우나 단일 프로세서의 제어하에서 서비스가 수행되는 경우로서, 이 경우에는 동기검사를 수행할 필요가 없다.

그리고 복구동작 모드는 상기 정상동작 모드로 가는 전단계로서, 시스템 동작의 시작인 경우나 고장난 모듈이 수리되어 시스템에 재구성될 경우에 반드시 이 동작모드를 수행하게 되어 있다.

이때 요구되는 특수한 기능으로 활성 프로세서 모듈(1)의 메모리 내용이 복구될 대기 프로세서 모듈(1')에 똑같이 복사되어야 한다.

이 메모리 복사는, 활성 모듈에서 서비스 업무를 계속 수행하면서 이루어지고, 메모리 복사가 완료되면 재동기 동작이 수행된 후 정상동작 모드로 복귀된다.

다음의 도 2는 본 발명의 동기제어 장치간 상호연결 구성도로서, 상기 정상동작 모드에서 메인 프로세싱 유니트(2,2')로부터 매 프로세스생성시 마다 동기요구 신호와 해당 프로세스 번호(PID)가 자신의 동기제어장치(6)와 상대 모듈의 동기제어 장치(6')로 각각 전달되고 각 동기제어장치에서는 동기검사를 수행한다.

이때 각 프로세서 모듈의 동작이 서로 상이하거나 허용된 시간범위내에서 동기가 맞지 않으면 동기 에러(Err)신호가 생성되어 매인 프로세싱 유니트(2,2')로 인터럽트를 발생시킨다.

또한 시스템 재구성시 복구동작 모드에서 정상동작 모드로 진입하는 순간, 두 프로세서 모듈이 동시에 동일한 상태에서 출발할 필요가 있다.

상기 두 프로세서 모듈의 동시 그리고 동일 상태에서의 출발함으로 인해 각 프로세스 모듈로 동시에 동기시작 신호가 보내어지고 이 신호를 기준으로 각 프로세서 모듈은 동시에 동기시작 신호가 보내어지고 이 신호를 기준으로 각 프로세서 모듈은 정해진 처리에 의해 동일한 상태를 유지하게 된다.

도 3은 본 발명의 동기제어 장치의 세부기능 블럭구성도로서, 메인 프로세싱 유니트와 동기제어 장치간의 정합기능을 지원하는 입력신호 디코더부(10)와, 동기시작 신호 발생부(11)와, 동기신호 감시부(12)와, 프로세서 번호(PID) 비교부(l3)와, 신호 조합부(14) 및 동기상태 레지스터부(l5)로 이루어진다.

상기 입력신호 디코더부(10)는 로컬버스(5)를 통해 메인 프로세싱 유니트로 부터 공급되는 특정 어드레스를 디코딩하여 동기시작 요구신호와 자신의 동기요구 신호를 각각 발생시킨다.

상기 동기시작 요구신호는 반드시 활성 프로세서 모듈(1)이 단일동작 모드로 동작하다가 대기 프로세서 모듈(l')로 하여금 정상이중화 동작 모드로 복구시키기 위해 상호동작 상태를 최초로 일치시키고자 두 프로세스 모듈이 동시에 미리 정의된 상태로 가도록 요구하는 신호이다.

따라서 동기시작 신호발생부(11)는 활성 프로세서 모듈(1)인 경우와 대기프로세서 모듈(l')인 경우 동작이 다르게 수행된다.

즉, 활성 프로세서 모듈에서는 동기시작 신호를 발생하고, 이 신호를 자신과 대기 프로세서 모듈로 동시에 전송하는 반면, 대기 프로세서 모듈에서는 동기시작 신호를 단지 수신하는 기능만을 갖는다.

그리고 동기신호 감시부(12)는 정상동작 모드에서 동기상태를 검사하는 동기제어 장치의 핵심 기능으로서 자신의 모듈에서 발생한 동기요구 신호와 다른 모듈에서 발생된 동기요구 신호를 수신하고, 내부 타이머 계수기를 이용하여 정해진 동기허용 시간범위내에서 동기상태를 조사한다.

상기 동기상태 조사 후 동기가 맞지 않을 경우, 동기이탈 신호를 발생시켜서 궁극적으로 동기 에러(Err) 신호에 의한 메인 프로세싱 유니트의 인터럽트 소스를 제공한다.

또한 동기신호 감시부(12)는 각 동기요구 신호와 함께 전달되는 프로세스번호의 동일성을 비교하기 위한 제어신호(PID Enable)를 제공한다.

또한 프로세스 번호(PID) 비교회로부(13)는 상기 동기신호 감시부(l2)에서 공급되는 제어신호(PID Enable)를 이용하여 각 모듈로부터 제공되는 프로세스 번호를 비교함으로써 최종적으로 동기상태가 정상임을 나타내는 동기정상 신호를 발생한다.

만일 프로세스 번호가 동일하지 않으면, 프로세스 번호(PID) 불일치 신호를 발생하여 궁극적으로 동기가 비정상임을 동기 에러(Err) 신호를 통해 메인프로세싱 유니트로 알려준다.

따라서 동기 에러(Err)신호는 동기요구 신호의 검사와 프로세스 번호가 일치하지 않는 경우에 발생되는 인터럽트 신호로 작용한다.

상기 동기신호 감시부(12)의 동기이탈 신호 또는 프로세스 번호 불일치 신호는 논리신호 조합부(14)에 입력되어 논리합을 통하여 출력한다.

상기 논리신호 조합부(14)에서 논리합 과정을 통한 동기검사 결과의 신호들은 동기상태 레지스터부(15)에 레치되어 동기 에러(Err)신호을 출력하는데 필요시 메인 프로세싱 유니트에 의해 참조가 된다.

다음의 도4는 본 발명에 따른 동기제어 장치의 동기시작 신호발생부(11)의 상세 회로도로서, 활성 프로세서 모듈(1)에서의 동작과 대기 프로세서 모듈(1')에서의 동작기능을 모두 포함하고 있다.

동기시작 신호발성부는 활성 프로세서 모듈의 동기시작 요구신호(동기시작요구*)에 의해 동기시작 신호를 발생시키는 제1버퍼(1la,11a')와, 동기시작 신호를 자신의 모듈로 되돌려 주는 제2버퍼(1lb,1lb')와, 대기프로세서 모듈인 경우 상대 활성 프로세서 모듈로부터 공급되는 동기시작신호를 수신하는 제3버퍼(11d,1ld')와 제3버퍼의 동작을 제어하는 반전논리 게이트(11c,11c') 및 동기시작 신호의 송신 및 수신 상태를 조합하여 최종 동기시작 신호(동기시작 1^*, 동기시작 2^*)를 출력하는 논리곱게이트(1le,lle')로 구성된다.

먼저 활성 프로세서 모듈의 동기시작 요구신호에 의해 만들어진 동기시작 신호는 제2 버퍼(11b)와 논리곱 게이트(1le)를 통과하여 자신의 모듈내부로 동기시작 신호(동기시작 1^*)를 발생시키고, 이와 병행하여 상기의 동기시작 신호는 대기모듈내의 반전논리 게이트의 제어하에 제3버퍼(1ld')및 논리곱 게이트(1le')를 통과하여 상대 모듈내부로 동기시작 신호(동기시작 2^*)를 정확하게 동시에 공급하게 된다.

도 5는 본 발명에 따른 동기제어 장치의 프로세스 번호 비교부(l3)의 상세기능 불럭구성도이다.

상기 구성을 보면 각 모듈로부터 동기요구 신호와 함께 입력되는 프로세스번호(PID)는 먼저 대응되는 동기요구 신호를 사용해서 레치 회로(16)에 레치된 후, 동기신호 감시부(12)로부터 제공되는 제어신호(PID Enable)의 활성시간내에서 프로세스 번호가 서로 일치하는지 비교회로에 의해 검사된다. 이때, 프로세스 번호가 서로 같으면 동기정상 신호를 생성하고, 다르면 프로세스 번호(PID) 불일치 신호를 발생하고, 이 신호들은 동기상태 레지스터(15)를 통해 메인 프로세싱 유니트에 의해 참조가 된다.

상기와 같이 구성되어 동작하는 본 발명은 고신뢰성 및 고가용성이 기본적으로 요구되는 초고속 통신망의 서버 시스템이나 고속 프로토콜 처리 시스템 및 비동기 전송모드 교환시스템 등의 제어시스템에 적용하여 프로세서 모듈의 이중화 구성을 비교적 저렴하고 간단하게 구축하여 시스템의 신뢰성 및 가용성을 실현할 수 있다.

또한 본 발명이 적용되는 이중화 구조에서 각 프로세서 모듈은 개별 시스템 클럭에 의해 거의 독립적으로 동작됨으로써 상용 운영체제를 수용함은 물론 고성능 메인 프로세싱 유니트의 수용이 용이하므로 시스템이 갖는 종속적인 고유한 운영체제의 적용에 따른 시스템의 성능개선이나 소프트웨어의 호환성 부족 등의 제약성을 상당히 보완하는 효과를 갖는다.

Claims (3)

1. 복수의 프로세스 모듈 각각에 메인 프로세싱 유니트, 메인 메모리, 입출력 버스정합부 및 동기제어 장치가 로컬 버스에 연결되어 프로세스 모듈 상호간의 동기를 유지하기 위한 동기제어 장치에 있어서, 상기 동기제어 장치는 로컬 버스를 통해 메인 프로세싱 유니트로부터 공급되는 특정 어드레스를 디코딩하여 동기시작 요구신호와 자신의 동기요구 신호를 각각 발생하는 입력신호 디코더부와, 상기 입력신호 디코더부에서 발생한 동기시작 요구신호를 받아 상호동작 상태를 일치시키기 위해 상대측 프로세서 모듈에 동기시작신호를 송신하고 그 상대측 프로세서 모듈로부터 수신된 동기시작신호를 수신하는 동기시작 신호발생부와, 자신의 모듈내 상기 입력신호 디코더부에서 발생한 동기요구 신호와 다른 모듈에서 발생된 동기요구 신호를 수신하여 시스템 클럭에 따라 정해진 동기허용 시간범위내에서 동기상태를 조사하여 동기가 맞지않을때 동기이탈 신호를 발생시키고 상기 두개의 동기요구신호와 함께 전달되는 프로세스 번호의 동일성을 비교하기 위해 제어신호(PID Enable)를 제공하는 동기신호 감시부와, 상기 동기신호 감시부에서 공급되는 제어신호를 이용하여 자신과 상대측 프로세서 모듈로부터 제공되는 프로세스 번호를 비교하여 동기상태가 정상임을 나타내는 동기정상 신호와 프로세스 번호가 동일하지 않으면 프로세스 번호 불일치 신호를 출력하는 프로세스 번호비교부와, 상기 동기신호 감시부의 동기이탈 신호와 상기 프로세스 번호비교부에서 발생된 프로세스 번호 불일치 신호들을 논리합 하는 논리신호 조합부와, 상기 논리신호 조합부에서 발생된 신호를 받아 동기 에러(Err)신호를 발생하거나 상기 프로세스 번호 비교부에서 출력된 동기정상 신호를 출력하는 동기상태 레지스터부로 이루어진 것을 특징으로 하는 이중화 제어시스템의 동기제어 장치.
2. 제 1 항에 있어서, 상기 동기시작 신호발생부는 활성 프로세스 모듈로 동작하는 경우 상기 입력신호 디코더부에서 발생한 동기시작 요구신호에 따라 동기시작 신호가 제1 상태버퍼와 제2 상태버퍼를 통해 자신의 모듈과 다른 모듈로 공급되는 제1 단계 와, 대기 프로세스 모듈에서 동작하는 경우 상기 입력신호 디코더부에서 발생한 동기시작 요구신호가 활성 프로세스 모듈로부터 입력되는 동기시작 신호를 받아 제3 상태버퍼와 반전기를 통해 자신의 프로세스 모듈로 공급되는 제2 단계와, 상기 활성 프로세스 모듈에서 상기 제2 상태버퍼에서 출력되는 동기시작 신호가 논리곱 게이트를 통하여 자신의 프로세스 모듈내의 동기시작 신호로 공급하는 것을 특징으로 하는 이중화 제어시스템의 동기제어 장치.
3. 제 1 항에 있어서, 상기 프로세스 번호비교부는 각 모듈로부터 동기신호와 함께 입력되는 프로세스 번호는 대응되는 동기요구 신호를 사용해서 레치시키는 제1 레치회로와, 상기 입력되는 프로세스 번호를 대응되는 동기요구 신호를 사용해서 레치시키는 제2 레치회로를 부가한 동기신호 감시부로부터 제공되는 제어신호에 의해 활성시간내에서 프로세스 번호의 일치여부를 검사하는 프로세스 번호비교부로 이루어진 것을 특징으로 하는이중화 제어시스템의 동기제어 장치.