KR19980020112A - 반도체 메모리 장치의 외부전원전압 감지회로 - Google Patents

Abstract

내부전원전압 발생회로의 드라이버회로를 포함하며, 내부전원전압레벨의 클램핑시의 오버슈팅을 방지하고 칩 내부에 안정된 전원전압을 제공하기 위한 반도체 메모리 장치의 외부전원전압 감지회로에 있어서, 일측단에 내부전원전압의 클램프 레벨과 동일레벨의 기준전압을 수신하고 타측단에 외부전원전압 또는 내부전원전압을 수신하여 비교증폭된 출력신호로 상기 내부전원전압 발생회로의 드라이버회로의 게이트단을 스위칭하는 비교기를 적어도 하나 이상을 가진다. 따라서, 기준전압의 레벨이 외부환경에 의해 그 기준전압레벨이 변해도 내부전원전압 레벨은 항상 상기 기준전압레벨을 유지할 수 있으므로 안정된 전원전압을 칩 내부로 제공할 수 있으며, 또한 본 발명에서는 저항분배기를 사용하지 않고 감지장치(비교기)가 직접 기준전압 레벨인 VREFP와 외부전원전압 EVC를 비교하여 결과를 출력함으로서 공정변화에 대해서도 안정된 동작을 보장할 수 있다.

Description

반도체 메모리 장치의 외부전원전압 감지회로

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 칩 내부에 안정된 전원전압을 제공하기 위한 반도체 메모리 장치의 외부전원전압 감지회로에 관한 것이다.

일반적으로, 외부전원전압 감지회로는 외부전원전압이 변화되어도 이를 감지하여 내부전원전압 발생회로를 제어하여 안정된 전원을 칩 내로 제공하는데 이용된다.

도 1은 종래 기술의 일실시예에 따른 내부전원전압 발생회로의 동작특성을 보인 그래프도이다. 도 1을 참조하면, 특정전압(점선으로 표시) 까지는 내부전원전압 IVC이 외부전원전압 EVC을 따라 증가한다. 칩이 동작하는 특정전압에서는 칩에 안정된 전압을 공급하기 위해서 외부전원전압 EVC이 증가하더라도 내부전원전압 IVC는 일정한 전압레벨을 유지한다. 외부전원전압 EVC이 칩의 동작 전압영역을 벗어나면 다시 내부전원전압 IVC이 외부전원전압 EVC에 따라 증가한다. 이때, 내부전원전압 IVC이 일정한 전압레벨로 유지되다가 외부전원전압 EVC의 변화로 내부전원전압 IVC이 바뀌게 될때 이 외부전원전압 EVC의 변화를 감지하여 내부전원전압 발생회로의 동작을 제어하여 변화된 내부전원전압 IVC을 다시 일정한 안정된 전압레벨로 유지하기 위한 회로가 즉 외부전원전압 감지회로이다.

도 2는 종래 기술의 일실시예에 따른 외부전원전압 감지회로를 보인 도면이다. 도 2를 참조하면, 비교기 2는 기준전압 VREF와 저항분배기(resistor divider) 4의 노드 5의 전압을 입력으로 하여 신호 PDET를 후술할 내부전원전압 발생회로의 드라이버 게이트단에 제공한다. 이때, 상기 기준전압 VREF는 안정된 내부전원전압 IVC을 제공하기 위해 미리 설정된 전압이며, 저항분배기 4는 외부전원전압단과 접지전압단 사이에 채널이 직렬접속된 다이오드형 피형 모오스 트랜지스터 6, 8로 구성되며 노드 5에 분배된 전압이 설정된다. 이와 같이 설정된 전원전압이 상기 기준전압 VREF보다 낮으면 신호 PDET에 의해 도 3의 내부전원전압 발생회로의 피형 트랜지스터 10이 턴온되어 내부전원전압 IVC가 외부전원전압 EVC과 동일 레벨이 된다. 한편, 상기 저항분배기 4에 의한 설정된 전원전압이 상기 기준전압 VREF보다 높게 되면 피형 모오스 트랜지스터 10은 턴오프되고 내부전원전압 IVC는 기존의 내부전원전압 회로에서 제공된 안정된 전압레벨 즉, 클램프 전압레벨로 유지된다.

도 3은 종래 기술의 일실시예에 따른 내부전원전압 발생회로를 보인 도면이다. 도 3을 참조하면, 비교기 11은 기준전압 VREFP와 내부전원전압 IVC를 수신하여 비교증폭된 신호 NO출력한다. 상기 외부전원전압 감지회로(도 2)의 출력신호 PDET와 상기 비교기 11의 출력신호 NO에 따라 내부전원전압 발생회로의 드라이버회로 13은 칩이 동작하는 적정레벨에서는 클램핑된 전압레벨을 출력하고 그 보다 낮은 전압레벨에서는 외부전원전압 EVC레벨을 유지한다. 이때, 드라이버회로 13은 외부전원전압단과 내부전원전압라인에 채널이 접속되고 게이트단자로는 상기 비교증폭된 출력신호NO를 입력으로 하는 피형 모오스 트랜지스터 12와, 이에 대칭되고 상기 신호 PDET를 입력으로 하는 게이트단을 가지는 피형 모오스 트랜지스터로 10으로 이루어진다. 그런데, 상기 외부전원전압 감지회로는 기준전압 VREF가 온도나 기타 다른 영향에 의해 변화하거나 또는 모오스 트랜지스터로 되어 있는 저항분배기의 특성이 공정에 따라 변하게 되면 노드 5의 전압감지레벨이 변화게 된다. 만일, 설정되어 있는 감지레벨이 3.1V였는데 공정이나 온도변화에 의해 감지레벨이 낮아져 만일 2.8V가 되면 2.8V이후부터 도 3의 피형 모오스 트랜지스터 10은 턴오프되며 내부전원전압레벨이 클램프레벨로 복귀되는데 내부전원전압 발생회로 자체의 응답속도가 늦어 많은 시간이 소요되는 문제점이 있다. 이와 반대로 노드 5의 설정전압 또는 감지레벨이 높아지게 되면 도 4에서 볼 수 있듯이 외부전원전압 EVC가 높아지는 경우 높아진 감지레벨까지 IVC레벨이 증가하여 불필요한 전류의 소비 및 칩내부의 오동작을 초래하게 되는 문제점이 있다.

상기한 바와 같은 문제점을 해소하기 위한 본 발명의 목적은 칩 내부에 안정된 전원전압을 제공하기 위한 반도체 메모리 장치의 외부전원전압 감지회로를 제공함에 있다.

본 발명의 다른 목적은 기준전압 VREF의 변화에 공정 에러에 의한 안정된 동작을 보장하기 위한 반도체 메모리 장치의 외부전원전압 감지회로를 제공함에 있다.

도 1은 종래 기술의 일실시예에 따른 내부전원전압 발생회로의 동작특성을 보인 그래프도.

도 2는 종래 기술의 일실시예에 따른 외부전원전압 감지회로를 보인 도면.

도 3은 종래 기술의 일실시예에 따른 내부전원전압 발생회로를 보인 도면.

도 4는 종래 기술의 일실시예에 따른 외부전원전압 감지회로의 오동작 특성을 보인 그래프도.

도 5는 본 발명의 일실시예에 따른 외부전원전압 감지회로를 보인 도면.

도 6은 본 발명의 다른 일실시예에 따른 외부전원전압 감지회로를 보인 도면.

이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.

도 5는 본 발명의 일실시예에 따른 외부전원전압 감지회로를 보인 도면이다. 본 발명은 종래 기술의 일실시예에서 제시한 저항분배기 4를 제거하고 기준전압 VREF를 내부전원전압 IVC 클램프 레벨과 동일한 전압레벨로 설정한다. 도 5를 참조하면, 비교기 16은 일측단에 내부전원전압의 클램프 레벨과 동일레벨의 기준전압 VREFP를 수신하고 타측단에 외부전원전압 EVC를 수신하여 비교증폭된 출력신호 PDET로 상기 내부전원전압 발생회로의 드라이버회로 13을 제어한다. 비교기 22는 기준전압 VREFP와 내부전원전압라인의 내부전원전압 IVC를 각기 수신하고 출력신호 NO로 상기 드라이버회로 13을 제어한다. 그 드라이버회로 13은 도 3에 제시한 종래 기술과 동일하며 피형 모오스 트랜지스터 18, 20으로 구성된다.

도 6은 본 발명의 다른 일실시예에 따른 외부전원전압 감지회로를 보인 도면이다. 상기한 비교기 16의 출력신호 PDET는 차동앰프 32의 외부전원전압 EVC를 제어하는 피형 부하 트랜지스터 22의 게이트단을 제어할 수도 있다. 차동앰프 32는 기준전압 VREFP와 내부전원전압 IVC를 입력으로 하는 트랜지스터 28, 30과 상기 피형 부하 트랜지스터 22와 트랜지스터 28, 30사이에 접속된 트랜지스터 24, 26으로 구성된다. 이는 공지된 사항이므로 자세한 설명은 생략한다. 한편, 본 발명에서는 종래의 기준전압 VREF를 내부전원전압 IVC 클램프레벨과 낮은 전압레벨을 사용하다가 본 발명의 특징적 부분이라 할 수 있는 기준전압 VREFP를 상기 내부전원전압 IVC 클램프레벨과 동일 전압레벨을 사용한다. 그 이유는 종래의 외부전원전압 감지레벨(노드 5의 전압레벨)과 내부전원전압 클램프레벨이 다르므로 도 4의 인용부호 14에서 처럼 내부전원전압레벨 IVC 잠시 클램프 레벨을 초과하여 외부전원전압 EVC를 따라가는 부위 14가 발생한다. 즉, 오버슈팅이 발생한다. 이러한 오버슈팅에 의해 과전류 및 오동작을 유발하는데 본 발명에서와 같이 기준전압을 내부전원전압 클램프레벨과 동일한 레벨의 기준전압 VREFP을 사용함으로서 온도등과 같은 외부환경의 변화에 의해 상기 기준전압레벨이 변해도 내부전원전압 클램프레벨은 항상 상기 기준전압레벨을 유지한다.

상기한 바와 같은 본 발명에 따르면, 기준전압의 레벨이 외부환경에 의해 그 기준전압레벨이 변해도 내부전원전압 레벨은 항상 상기 기준전압레벨을 유지할 수 있으므로 안정된 전원전압을 칩내부로 제공할 수 있으며, 또한 본 발명에서는 저항분배기를 사용하지 않고 감지장치(비교기)가 직접 기준전압 레벨인 VREFP와 외부전원전압 EVC를 비교하여 결과를 출력함으로서 공정변화에 대해서도 안정된 동작을 보장할 수 있다. 이에, 상기한 본 발명은 도면을 중심으로 예를 들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.

Claims (4)

1. 칩 외부에서 공급되는 외부전원전압을 수신하고 수신된 그 외부전원전압을 소오스로 하여 칩이 동작되는 특정전압 레벨에서는 상기 칩 내부에 클램핑된 내부전원전압을 제공하고, 상기 특정전압 레벨이하의 전압레벨에서는 상기 외부전원전압과 동일한 레벨의 전압을 유지하도록 하는 내부전원전압 발생회로를 가지는 반도체 메모리 장치에 있어서;

   상기 내부전원전압 발생회로의 동작특성을 향상하기 위하여, 일측단에 내부전원전압의 클램프 레벨과 동일레벨의 기준전압을 수신하고 타측단에 외부전원전압을 수신하여 비교증폭된 출력신호로 상기 내부전원전압 발생회로의 드라이버회로를 제어하는 비교기를 가짐을 특징으로 하는 반도체 메모리 장치의 외부전원전압 감지회로.
2. 제 1항에 있어서; 상기 비교증폭된 출력신호는,

   상기 내부전원전압 발생회로의 차동 증폭기의 전원소오스단을 제어함을 특징으로 하는 반도체 메모리 장치의 외부전원전압 감지회로.
3. 제 1항에 있어서; 상기 드라이버회로는,

   상기 외부전원전압단과 내부전원전압라인에 채널이 접속되고 게이트단자로는 상기 비교증폭된 출력신호를 입력으로 하는 제 1피형 모오스 트랜지스터와, 상기 외부전원전압단과 내부전원전압라인에 채널이 접속되고 게이트단자에는 일측에는 상기 기준전압이 수신되고 타측에는 상기 내부전원전압라인의 출력전압레벨이 수신되어 비교증폭된 신호를 출력하는 제 1비교기의 출력신호를 입력으로 하는 제 2피형 모오스 트랜지스터로 이루어짐을 특징으로 하는 반도체 메모리 장치의 외부전원전압 감지회로.
4. 내부전원전압 발생회로의 드라이버회로를 포함하며, 내부전원전압레벨의 클램핑시의 오버슈팅을 방지하고 칩 내부에 안정된 전원전압을 제공하기 위한 반도체 메모리 장치의 외부전원전압 감지회로에 있어서:

   일측단에 내부전원전압의 클램프 레벨과 동일레벨의 기준전압을 수신하고 타측단에 외부전원전압 또는 내부전원전압을 수신하여 비교증폭된 출력신호로 상기 내부전원전압 발생회로의 드라이버회로의 게이트단을 스위칭하는 비교기를 적어도 하나 이상을 가짐을 특징으로 하는 반도체 메모리 장치의 외부전원전압 감지회로.