KR19980019611A - 전계방출 소자 제조방법 - Google Patents

Abstract

본 발명은 전계방출 소자 제조 방법에 관한 것으로, 전계 방출용 전극과 집속 전극을 포함하는 자기 정렬형 집속 전극을 가지는 전계방출 소자를 제조하여 FEA(Field Emission Array) 팁이 기존의 방법보다 균일하게 형성될 뿐 아니라 위치에 따른 비대칭성도 없어지며, 팁과 게이트의 간격을 크게 줄일 수 있고, 팁과 게이트 홀이 자동 정렬(self-align)될 수 있으며, 또한 전자가 퍼져 나가서 발생되는 여러 가지 문제를 해결할 수 있는 전계방출 소자 제조 방법이 개시된다.

Description

전계방출 소자 제조방법

본 발명은 전계방출 소자 제조 방법에 관한 것으로, 전계를 인가하여 전극(이하 방출 전극 또는 케소우드 전극이라 명기)으로부터 진공 또는 특정 개스 분위기에서 전자를 방출시켜 구동하는 진공 소자중 상기 정렬형 집속 전극을 가지는 전계방출 소자 제조 방법에 관한 것이다.

이러한 진공 소자는 마이크로파 소자 및 평판 디스플레이, 센서 등으로 이용된다. 이중에, 이러한 전계방출 소자를 디스플레이에 이용하여 전계방출 디스플레이(Field Emission Display; 이하 FED라 함)에 응용하는 연구가 최근 활발히 이루어지고 있다. 전계방출 소자의 종류로는 실리콘 팁을 사용하는 것과 금속(metal) 팁을 사용하는 것, diamond like carbon 등과 같은 저일함수 물질을 사용하는 것 등이 있다. 이중, 실리콘 팁을 사용하는 경우, 반도체 공정 장비를 이용할 수 있는 장점과 IC 공정과 호환(compatible)하여 제작할 수 있는 장점이 있어 많이 개발되고 있다.

도 1은 종래의 FED 구조의 단면도로서, 이를 이용하여 FED의 동작 원리를 설명하면 아래와 같다. 게이트와 케소드에 전압이 인가되어 전자가 방출되고 애노드 전압에 의해 가속을 받아서 형광체 물질이 코팅되어 있는 애노드의 전극을 때리게 된다. 전자로부터 에너지를 받아 여기된 형광체 물질은 빛을 발산하는데, 이러한 원리를 이용하여 디스플레이에 사용하게 된다. FED는 도 1에 보는 바와 같이 전계에서 방출된 전자를 가속시키기 위하여 케소드와 애노드 전극 사이에 스페이서(spacer)를 사용하여 일정한 높이로 유지하게 된다. 이러한 간격이 커질수록 방출되는 전자는 가속을 잘 받게 되지만 방출된 전자빔은 퍼져나가므로 디스플레이의 화소(pixel) 해상도를 떨어뜨리는 결과를 가져오게 된다. 디스플레이의 화소(pixel) 해상도를 향상시키기 위하여 스페이서(spacer)의 높이를 어느 정도 줄일 수 있지만, 전자가 가속 에너지를 받게되는 거리는 줄어들고, 진공 패키지(package)문제, 스페이서(spacer)의 균일도 문제 등으로 어느 정도의 간격 유지가 필요하게 된다. 이처럼, 전자가 퍼져 나가는 문제를 해결하는 방법 중의 하나가 전계 방출 소자의 팁 어레이(array)를 만들 때 전자를 모아주는 집속 전극(focusing electrode)을 형성하는 방법이다.

도 2a 및 도 2b는 전자 집속전극(focusing electrode)의 사용 원리를 나타낸 단면도이다. 도 2a는 집속 전극(focusing electrode)을 사용하지 않은 경우로서, 전계에서 방출되는 전자가 퍼져나가게 된다. 도 2b는 집속 전극(focusing elctrode)을 사용한 경우인데, 집속 전극에 음전위를 인가하여 전계에서 방출되는 전자를 모아줄 수 있게 된다.

종래의 집속 전극(focusing electrode)을 가지는 실리콘 전계 방출 소자의 제조 방법으로는, 실리콘을 등방성으로 식각하여 뾰족하게 만든 다음, 전자빔 증착법(e-beam evaporation)에 의하여 게이트 산화막과 전극을 두 번씩 증착하고, 리프트 오프(lift-off)방법으로 산화막을 식각하여 전계 방출용 전극과 집속 전극을 같이 제작한다. 이러한 제작 방법에 의해 만들어진 전계 방출 소자의 단점으로는 전자빔에 의하여 산화막이 증착되므로 게이트 산화막의 누설 전류가 크다는 것과 위치에 따라 팁의 모양이 비대칭이 되는 점, 산화막이 두꺼워 질수록 팁과 게이트의 거리가 멀어질 뿐 아니라, 리프트-오프(lift-off) 공정을 할 때 전자빔 증착법(e-beam evaporation)에 의하여 증착된 산화막은 HF에 식각율이 커서 리프트-오프 공정을 조절하기가 어려운 점등이 있다.

따라서, 본 발명은 팁과 게이트의 간격을 줄일 수 있고, 팁과 게이트 홀(hole)이 자동 정렬(self-align)될 수 있으며, 게이트 산화막의 누설 전류를 줄일 수 있는 전계 방출용 전극과 집속 전극을 포함하는 자기 정렬형 집속 전극을 가지는 전계방출 소자 제조 방법을 제공하는데 그 목적이 있다.

상술한 목적을 달성하기 위한 본 발명은 기판상에 마스크층을 형성하는 단계와, 상기 마스크층에 의해 노출된 기판을 소정의 깊이로 식각하여 뾰족하게 형성하는 단계와, 상기 마스크층을 식각하여 실리콘 팁을 노출시키는 단계와, 상기 팁이 형성된 기판 상부에 제1게이트 절연막을 형성하는 단계와, 상기 제1게이트 절연막 상부에 제1게이트 전극을 형성하는 단계와 상기 제1전극 상부에 제2게이트 절연막을 형성하는 단계와, 상기 제2게이트 절연막 상부에 제2게이트전극을 형성하는 단계와, 상기 제2게이트 전극 상부의 선택된 영역을 식각한 후 제2게이트 절연막 상부의 선택된 영역을 식각하는 단계와, 상기 제1게이트 전극 상부의 선택된 영역과 제2게이트 일부 영역을 식각한 후 제1게이트 절연막의 선택된 영역을 식각하는 단계와, 상기 제2게이트 절연막 및 제1게이트 절연막의 일부를 동시에 식각하여 팁을 노출시키는 단계로 이루어진 것을 특징으로 한다.

도 1은 종래의 FED(Fiedl Emission Display) 단면도.

도 2는 전자 집속 전극(focusing electrode)의 사용 원리를 나타낸 단면도.

도 3a 내지 도 3d는 종래의 집속 전극을 가지는 FEA(Field EmissionArray) 팁 제조 방법을 순서적으로 도시한 단면도.

도 4a 내지 도 4h는 본 발명에 따른 집속 전극을 가지는 FEA(Field Emission Array) 팁 제조 방법을 순서적으로 도시한 단면도.

도 5는 본 발명에 따른 집속 전극을 가지는 FEA의 layout도.

* 도면의 주요 부분에 대한 부호 설명 *

1:실리콘 기판2:마스킹 산화막

3:실리콘 팁4:제2실리콘 산화막

5:제1게이트 절연막6:제1게이트 전극

7:제2게이트 절연막8:제2게이트 전극

9:감광막

본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.

도 3a 내지 도 3f는 종래의 집속 전극(focusing electrode)을 가지는 실리콘 팁 제조 방법을 순서적으로 도시한 단면도이다. 도 3a는 실리콘 팁을 제작하기 위하여 실리콘 기판(1) 위에 실리콘 산화막을 증착하고 패터닝(patterning)하여 마스킹 산화막(2)이 형성된 상태의 단면도이다.

도 3b는 실리콘 기판(1)을 등방성으로 식각하여 실리콘 팁(3)을 형성한 단면도이다.

도 3c는 열산화(Thermal Oxidation) 등과같은 샤프닝 산화(Sharpening Oxidation) 공정을 수행하여 실리콘 팁(3)을 뾰족하게 형성한 단면도이다.

도 3d는 전자빔 증착법(e-beam evaporation)에 의하여 실리콘 산화막을 증착하여 제1게이트 절연막(5)을 형성한 후, 메탈을 증착하여 제1게이트 절연막(5)의 상부에 제1게이트 전극(6)을 형성한 단면도이다.

도 3e는 제1게이트 전극(6) 상부에 도 3d에서 설명한 공정을 다시 한 번 수행한 후의 단면도로서, 전자빔 증착법에 의하여 실리콘 산화막을 증착하여 제2게이트 절연(7)을 형성한 후, 메탈을 증착하여 제2게이트 절연막(7)의 상부에 제2게이트 전극()을 형성한 단면도이다.

도 3f는 리프트 오프 방법으로 마스킹 산화막(2), 그 상부의 제1게이트 절연막(5)과 제1게이트 전극(6), 그리고 제2게이트 절연막(7)과 제2게이트 전극(8) 및 샤프닝 산화막(4)을 식각하여 전계 방출용 게이트 전극과 집속 전극을 같이 형성한 단면도이다. 이것의 단점으로는 게이트 산화막의 누설전류가 크다는 것과 위치에 따라 팁의 모양이 비대칭이 되는점, 산화막이 두꺼워 질수록 팁과 게이트의 거리가 멀어질 뿐 아니라, lift-off 공정을 할 때 전자빔 증착법(e-beam evaporation)에 의하여 증착된 산화막은 HF에 식각율이 커서 lift-off 공정을 조절하기가 어렵게 된다.

도 4a 내지 도 4h는 본 발명에 따른 집속전극을 가지는 FEA(Field Emission Array)팁 제조방법을 순서적으로 도시한 단면도이다. 도 4a에 도시된 바와 같이 실리콘 기판(1)에 케소드가 연결되는 웰(well) 부분을 마스킹 작업한다. 웰 부분에 이온주입법(ion implantation)이나 고온 도핑 방법에 의해 고농도 (1×10¹⁹/cm³)로 도핑시킨다. 마스킹 산화막(2)을 50nm~300nm 사이로 증착 시키거나 산화막과 질화막을 교대로 증착 한 다음, 감광막(9)을 도포하여 팁 마스크 패턴을 확정한 후 노출되는 마스킹 산화막(2) 또는 적층된 산화막 및 질화막을 식각한다. 감광막(9)을 제거하므로써 실리콘 에칭을 위한 마스킹층을 형성한다.

도 4b는 마스킹 산화막(2)을 마시킹층으로 하여 노출된 실리콘 기판(1)을 두단계로 소정 깊이 식각한 단면도이다. 식각의 첫 단계에서 습식 방법 혹은 건식 방법에 의해 등방성 식각을 하고, 두번째 단계에서 비등방성 건식 식각을 한다. 이러한 2단계 식각 방법은 첫 단계의 등방성 식각과 두 번째 단계의 비등방성의 식각 시간을 각각 조절하여 팁이 형성될 실리콘이 남는 부분(목부분)의 두께와 팁의 높이를 각각 독립적으로 조절할 수 있는 장점이 있다. 즉, 이러한 2단계 식각 공정을 이용하면 주어진 마스킹층의 크기에 비해서 팁을 높게 만들 수 있는데, 팁이 높게 되면 나중에 게이트 형성을 위하여 에치 백(etch-back)이나 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 할 때, 식각되는 게이트 홀의 크기가 균일해지고, 팁에 인가되는 전기장의 크기가 커지며, 게이트와 케소드간의 기생 용량(parasitic capacitance)이 작아져서 소자의 RC 지연시간에 유리하게 작용한다. 또한 팁의 높이가 높은 경우, 게이트 절연체, 집속 전극 아래의 절연체의 두께를 두껍게하여 누설 전류를 효과적으로 방지할 수 있게 된다.

도 4c는 실리콘 팁을 뾰쪽하게 하기 위하여 고온에서 샤프닝 산화 공정을 수행한 상태의 단면도로서, 제2실리콘 산화막(4)이 실리콘 팁(3) 상에 형성된다.

도 4d는 마스킹 산화막(2)과 샤프닝 산화막(4)을 습식 식각 방법으로 식각하여 실리콘 팁(3)을 노출시킨 단면도이다.

도 4e는 실리콘 팁(3)이 형성된 실리콘 기판(1) 상부에 CVD 방법으로 TEOS나 산화물(oxide)을 100nm~1000nm 사이로 증착하여 제1게이트 절연막(5)을 형성한 후, 그 위에 폴리실리콘이나 실리사이드, 금속층(W, TiW, Mo, Au 등)을 증착하여 제1게이트 전극(6)을 형성한 단면도이다. 이때, 제1게이트 절연막(5)은 게이트 절연막으로 제1게이트 전극(6)은 전계 방출용 전극으로 작용한다.

도 4f에 도시한 바와 같이 전계 방출용 제1게이트 전극(6) 상부에 CVD방법으로 TEOS나 oxide를 100nm~1000nm 사이로 증착하여 제2게이트 절연막(7)으로 집속 전극용 절연막을 형성한다. 제2게이트 절연막(7) 상부에 실리사이드, 금속(W, TiW, Mo, Au등)을 증착하여 제2게이트 전극(8)을 형성한다. 이때, 제2게이트 전극(8)이 집속 전극으로 작용한다.

도 4g는 CMP(Chemical Mechanical Polishing)방법으로 제2게이트 전극(8)의 상부를 연마한 다음, 습식 식각으로 제2게이트 절연막(7)을 부분적으로 식각한 후의 단면도이다. CMP 공정을 할 때, 제2게이트 전극(8)과 제2게이트 절연막(7)의 식각 선택비는 50:1 이상으로 한다.

도 4h에서 보는 바와 같이 CMP 방법으로 전계 방출용 제1게이트 전극(6)의 상부를 식각한다. 이때 제2게이트(8)도 부분적으로 식각된다. 습식 식각 방법으로 제1게이트 절연막(5)의 일부와 제2게이트 절연막(7)의 일부를 동시에 식각하여 팁을 노출시킨다.

도 5는 본 발명에 따른 집속전극을 가지는 FEA의 layout 도이다. 게이트 전극과 집속전극은 수평 방향으로 형성되고 케소드 전극은 수직 방향으로 형성되되 절연막을 사이에 두고 형성된다. 게이트 전극은 다수의 FEA의 게이트에 연결되고, 케소드 전극은 패드와 다수의 FEA의 케소드에 연결된다. 또한, 게이트 전극의 FEA 게이트 영역 위에 집속 전극이 수평으로 형성된다. 이러한 레이아웃을 형성하기 위해서는 제1전극 증착 후 패터닝을 하고 제2절연막을 증착한다.

상술한 바와 같이 본 발명에 의하면 FEA(Field Emission Array)팁이 기존의 방법보다 균일하게 형성될 뿐 아니라 위치에 따른 비대칭성도 없어지며, 팁과 게이트의 간격을 크게 줄일 수 있고, 팁과 게이트 홀이 자동 정렬(self-align)될 수 있으며, 기존의 반도체 제조 공법을 그대로 사용할 수 있는 장점이 있다. 또한, 전계방출 소자를 제작할 때 집속 전극을 형성하여 전자가 퍼져 나가서 발생되는 여러 가지 문제를 해결할 수 있는 탁월한 효과가 있다.

Claims (9)

1. 기판상에 마스크층을 형성하는 단계와,

   상기 마스크층에 의해 노출된 기판을 소정의 깊이로 식각하여 뾰족하게 형성하는 단계와,

   상기 마스크층을 식각하여 실리콘 팁을 노출시키는 단계와,

   상기 팁이 형성된 기판 상부에 제1게이트 절연막을 형성하는 단계와,

   상기 제1게이트 절연막 상부에 제1게이트 전극을 형성하는 단계와,

   상기 제1전극 상부에 제2게이트 절연막을 형성하는 단계와,

   상기 제2게이트 절연막 상부에 제2게이트 전극을 형성하는 단계와,

   상기 제2게이트 전극 상부의 선택된 영역을 식각한 후 제2게이트 절연막 상부의 선택된 영역을 식각하는 단계와,

   상기 제1게이트 전극 상부의 선택된 영역과 제2게이트 일부 영역을 식각한 후 제1게이트 절연막의 선택된 영역을 식각하는 단계와,

   상기 제2게이트 절연막 및 제1게이트 절연막의 일부를 동시에 식각하여 팁을 노출시키는 단계로 이루어진 것을 특징으로 하는 전계방출 소자 제조 방법.
2. 제1항에 있어서, 상기 기판은 실리콘, 폴리실리콘 및 비정질 실리콘 혹은 금속, 다이아몬드, DLC, 실리사이드중 어느 하나인 것을 특징으로 하는 전계방출 소자 제조방법.
3. 제1항에 있어서, 상기 마스크층에 의해 노출된 기판은 등방성 및 비등방성 식각 공정에 의해 식각되는 것을 특징으로 하는 전계 방출 소자 제조 방법.
4. 제1항에 있어서, 상기 제1 및 제2게이트 절연막은 CVD 방법으로 형성된 것을 특징으로 하는 전계방출 소자 제조 방법.
5. 제1항에 있어서, 상기 제1 및 제2게이트 전극은 폴리실리콘, 실리사이드 및 금속중 어느 하나로 형성된 것을 특징으로 하는 전계방출 소자 제조 방법.
6. 제1항에 있어서, 상기 제1 및 제2게이트 전극은 CMP 공정으로 식각되는 것을 특징으로 하는 전계방출 소자 제조 방법.
7. 제6항에 있어서, 상기 CMP 공정시 제1 및 제2게이트 전극과 제2게이트 절연막의 식각 선택비는 50:1 이상인 것을 특징으로 하는 전계방출 소자 제조 방법.
8. 제1항에 있어서, 상기 제1 및 제2게이트 절연막의 선택된 영역은 습식 식각 방법으로 식각되는 것을 특징으로 하는 전계방출 소자 제조 방법.
9. 제1항에 있어서, 상기 제1전극 증착후 게이트 패터닝을 실시하고, 이를 식각한 후 제2게이트 절연막을 증착하는 것을 특징으로 하는 전계방출 소자 제조 방법.